亚阈值

摘要： 亚阈值电路是低功耗重要发展方向之一.随着电源电压降低,晶圆代工厂提供的标准单元电路性能容易受噪声和工艺偏差的影响,已经成为制约亚阈值芯片的瓶颈.该文提出一种基于施密特触发(ST)与反向窄宽度效应(INWE)的亚阈值标准单元设计方案.该方案首先利用ST的迟滞效应与反馈机制,在电路堆叠结点处添加施密特反馈管以优化逻辑门、减少漏电流、增强鲁棒性;然后,采用INWE最小宽度尺寸与分指版图设计方法,提高电路的开关阈值与MOS管的驱动电流;最后,在TSMC?65?nm工艺下构建标准单元的物理库、逻辑库和时序库,完成测试验证.实验结果表明,所设计的亚阈值标准单元与文献相比,功耗降低7.2％～15.6％,噪声容限提升11.5％～15.3％,ISCAS测试电路的平均功耗降低15.8％.

摘要： 随着便携式电子设备在生活中应用越来越广泛,芯片的低功耗设计技术对一个有竞争力的产品而言尤为重要.本文采用了深亚微米标准CMOS工艺设计了一种低功耗,小面积的带隙基准电路,该电路可以灵活地应用到多种低功耗SOC系统中.相比于传统的带隙基准电路,本文提出的新型超低功耗亚阈值型带隙基准电路只由MOS管和电阻构成.该电路总功耗约770nA,可以工作在宽电源电压范围(1.8—3.6V),输出参考的线性度为50.2ppm.

摘要： 设计了一种超低功耗全CMOS基准电路:既能产生1 nA的基准电流又能产生560 mV的基准电压.通过亚阈值设计方法有效降低了基准电路的功耗;采用工作在深线性区的MOS管取代了传统基准电路中的电阻,大大降低了面积;采用共源共栅电流镜提高了电源抑制比.利用SMIC 55 nm的工艺,使用Cadence Spectre对电路进行了仿真.仿真结果表明,在-40°C到110°C的温度范围内,基准电流的温漂系数为0.28％/°C,基准电压的温漂系数为24 ppm/°C;在0.9 V到2 V电源电压范围内,基准电流的电源电压调整率为2.6％/V,基准电压的电源电压调整率为0.48％/V;在100 Hz处,基准电流的PRSS为-34 dB,基准电压的PRSS为-50 dB.功耗为6 nW,芯片版图面积仅0.00042 mm2.

摘要： 为顺应集成电路设计对器件提出更高性能要求的趋势,提出一种高性能折叠I型栅无结场效应晶体管,主要研究此类产品在不同栅极长度下的电学特性,讨论栅极的几何形状改变对器件性能产生的影响.通过与普通的双栅、三栅无结场效应晶体管的仿真结果的对比,突出FIG JL FET在电学性能上所具备的优势,并给出栅极设计参数的最佳优化方案.仿真实验结果表明,相比于其他的栅型结构,折叠I型栅无结场效应晶体管具有更低的反向泄漏电流,Ion-Iof比也得到很大提升,而且几乎没有亚阈值的衰减.作为一款高性能器件,深具发展潜力.

摘要： 基于对0.18μm标准CMOS工艺的研究,本文设计了一套完备的电源电压为0.4 V的亚阈值数字标准单元库.设计流程包括工艺研究与方案设计、单元设计与物理实现、库文件的提取以及单元库验证.提出了传统沟道宽度调节与沟长偏置相结合的尺寸调整策略,有效增强PMOS管驱动并减小漏电流,提升库单元稳定性.利用ISCAS基准测试电路完成亚阈值标准单元库的验证,0.4 V电压下,相同设计,基于亚阈值数字标准单元库的设计的相比于基于商用库的设计,能耗减小20％以上,数据延时也有所减小,即亚阈值标准单元库性能明显优于商用库相比.

摘要： 本文针对传统带隙基准功耗高、电源抑制比低的问题,提出了一种适用于能量采集、无线传感网络等的低功耗、高电源抑制比和宽电源电压范围的亚阈值基准电压源.该基准源通过采用非对称共栅极自级联电流镜结构结合负反馈提高了电压源的电源抑制比和线性调整率.电路采用Global Foundry 0.18μm BCD工艺设计,仿真结果表明:基准电压源的电源电压范围为2.7~5.5V,输出电压为1.2V,功耗最低可达446.2nW;在3.3V电源电压下、-40~125°C的温度范围内,温度系数为30.3ppm;室温下线性调整率低至0.013%/V;在100 Hz处电源抑制比为-75dB.

摘要： 利用工作于亚阈值的NMOS器件,产生一个正温度系数的电压;利用动态阈值调整管的栅源电压作为负温电压;将两个电压源相加,产出稳定的基准电压输出.整体电路采用HHNEC350 nm标准CMOS工艺实现.仿真结果表明,基准源输出电压为1V,在-20°C到100°C的温度范围内的温度系数为7.7×10-6/°C.电路的供电电压为2V时,总的电流为62.4 nA,电路整体功耗为124.8 nW.本文设计的电压源适用于超低功耗的条件。

摘要： 本文应用TCAD仿真软件研究了倾斜离子注入对FinFET器件亚闽值特性影响。通过采用与实际器件(Intel 22nm Trigate FETs)相近的三角形Fin结构，分别对源漏区注入角度在3°C5及55°两种情况下进行工艺及器件仿真。通过仿真，增大源漏注入的倾斜角度，可以有效减小源漏结深，使得源漏间的穿通漏电流急剧减小，由1.3 nA/um降低为5.5 pA/um，降低约三个量级，这对制造超低功耗器件非常重要。于此同时，源漏穿通阻止层(PTSL)的峰值掺杂浓度为1.2E18 cm-3左右，GIDL及衬底的带间遂穿电流比源漏穿通漏电流小一个量级以上。另外，器件的亚阂值摆幅也由75 mV/dec降低为66 mVldec，DIBL由34 mV/V降为23 mV/V，短沟道效应受到明显抑制，器件的亚阈值特性得到显著改善。根据本文的研究结果，与平面型MOSFET器件不同，离子注入工艺的倾斜角度对具有立体结构的FinFET器件以及其他多栅器件的亚闽值特性有显著的影响，因而注入工艺条件的优化设计对于获得高性能低功耗FinFET器件具有重要意义。

摘要： MOSFET总剂量加固强烈依赖工艺技术，对干氧方式不同条件制备的NMOS、PMOS管，分析其辐照响应，并借用亚阈值I-V技术分离氧化物陷阱电荷和界面陷阱对阈值电压漂移的贡献，得出干氧抗总剂量加固较佳的工艺条件。

摘要： 本发明公开了一种基于相关法阈值迭代的拟合质心亚像素定位方法。本发明在分析现有方法的基础上，采用基于阈值的抛物面拟合曲面，剔除背景噪声的同时提高计算效率，并提高了算法的抗干扰性；再将拟合的抛物面和相关系数结合，通过更新迭代阈值方法显著提高质心的定位精度。本发明的质心的定位精度达到0.01个像素。

摘要： 对于非易失性(NV)存储介质，例如通过编程和编程验证操作写入的NAND介质，系统可以针对页的特定条件确定页单元的SSPC(选择性慢速编程收敛)单元的预期数量。该系统可以在所述页的第一次写入中利用用于SSPC单元检测的第一字线(WL)选择电压执行编程验证，以检测SSPC单元的预期数量。基于所确定的SSPC单元的预期数量，系统可以设置升压电压以在编程验证操作期间捕获预期数量的SSPC单元。系统在对所述页的后续写入中利用较高WL选择电压执行编程验证，以执行用于标准单元的编程验证，并且然后利用从第一次写入确定的升压电压执行SSPC编程验证。

摘要： 适用于近阈值和亚阈值的低漏电标准单元的设计方法，属于数字集成电路技术领域。选取预定尺寸的标准器件搭建反相器并计算标准器件的N/P漏电比；搭建标准单元电路并将标准单元电路的漏电流和延时从其来源进行划分，计算得到标准单元电路的N/P漏电系数比和N/P延时系数比，从而得出标准单元电路漏电能耗最小的最优N/P漏电比；再根据标准器件的N/P漏电比和标准单元电路的最优N/P漏电比计算调节系数，根据调节系数进行尺寸设计，得到漏电能耗最小时构成标准单元电路的NMOS管和PMOS管的最优尺寸。根据本发明提出的方法所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。

摘要： 本发明公开一种抗单粒子效应的从亚阈值到超阈值的CMOS电平转换电路，其包括反相单元和抗单粒子效应的从亚阈值到超阈值的电平转换单元，反相单元包括信号输入端和信号输出端，信号输出端输出的信号反相于信号输入端输入的信号；抗单粒子效应的从亚阈值到超阈值的电平转换单元包括：四个PMOS管，可与上述四个PMOS管构成电平转换模块的四个NMOS管，以及可与上述四个PMOS管构成抗单粒子效应模块的四个NMOS管。亚阈值的初始信号经过反相器得到反相信号，将初始信号及其反相信号作为输入，经过电平转换单元能够实现从亚阈值到超阈值的电平转换，并且具有抗单粒子效应的效果。本发明可在传统电平转换器基础上进行改造，防止单粒子效应导致的输出错误。

摘要： 本发明涉及一种超低亚阈值摆幅的阈值开关晶体管及其制备方法，阈值开关晶体管包括衬底、浅沟槽隔离区、底部电极层、介质材料层、顶部电极层和栅极保护层，浅沟槽隔离区形成于衬底上且隔离至少两个相邻的有源区，底部电极层形成于衬底的上表面，介质材料层为易失性电阻调节材料层且形成于底部电极层的上表面，顶部电极层形成于介质材料层的上表面，顶部电极层、介质材料层和底部电极层形成具有栅极图案的栅极结构，栅极保护层覆盖栅极结构的侧面。利用易失性电阻调节材料的特性，使得阈值开关晶体管实现阈值电压的高速转换，产生阈值电压调节，打破传统MOSFET的亚阈值斜率限制，且该阈值开关晶体管可以适用于低电压和低功耗领域。

摘要： 适用于近阈值和亚阈值的低漏电标准单元的设计方法，属于数字集成电路技术领域。选取预定尺寸的标准器件搭建反相器并计算标准器件的N/P漏电比；搭建标准单元电路并将标准单元电路的漏电流和延时从其来源进行划分，计算得到标准单元电路的N/P漏电系数比和N/P延时系数比，从而得出标准单元电路漏电能耗最小的最优N/P漏电比；再根据标准器件的N/P漏电比和标准单元电路的最优N/P漏电比计算调节系数，根据调节系数进行尺寸设计，得到漏电能耗最小时构成标准单元电路的NMOS管和PMOS管的最优尺寸。根据本发明提出的方法所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。

摘要： 本发明公开一种抗单粒子效应的从亚阈值到超阈值的CMOS电平转换电路，其包括反相单元和抗单粒子效应的从亚阈值到超阈值的电平转换单元，反相单元包括信号输入端和信号输出端，信号输出端输出的信号反相于信号输入端输入的信号；抗单粒子效应的从亚阈值到超阈值的电平转换单元包括：四个PMOS管，可与上述四个PMOS管构成电平转换模块的四个NMOS管，以及可与上述四个PMOS管构成抗单粒子效应模块的四个NMOS管。亚阈值的初始信号经过反相器得到反相信号，将初始信号及其反相信号作为输入，经过电平转换单元能够实现从亚阈值到超阈值的电平转换，并且具有抗单粒子效应的效果。本发明可在传统电平转换器基础上进行改造，防止单粒子效应导致的输出错误。

摘要： 本发明公开一种基于正负时钟产生电路的亚阈值升压电路，由环形振荡器、缓冲差分电路、2个正负时钟产生电路、电荷泵和整流电路构成。在传统的栅极交叉耦合升压电路中，从缓冲差分电路输出的时钟信号直接作为三级交叉耦合电荷泵的控制时钟。本发明设计了正负电压时钟产生电路，用以对电荷泵中NMOS管在工作和关断时进行衬底的动态偏置，电荷泵中的PMOS管的衬底则由整流电路的输出进行偏置，从而降低了晶体管正向导通和反向导通的损耗，提升了升压效果。

摘要： 公开亚阈值电流减少电路SCRC晶体管的栅极端子之间的电荷转移及相关设备。一种设备包含上拉SCRC晶体管、下拉SCRC晶体管和电荷转移电路。所述上拉SCRC晶体管包含上拉栅极端子。所述下拉SCRC晶体管包含下拉栅极端子。所述电荷转移电路电连接于所述上拉栅极端子和所述下拉栅极端子之间。所述电荷转移电路被配置成在所述上拉栅极端子和所述下拉栅极端子之间转移电荷。

摘要： 本发明公开了一种基于铁电纳米空隙的陡峭亚阈值摆幅双极型晶体管及制备方法，其中晶体管包括由下至上依次设置的衬底、缓冲层、导电薄膜层、铁电介质薄膜层和栅极，以及顶栅控制信号单元和源漏信号输入单元；顶栅控制信号单元一端与栅极连接，另一端与串联支路连接；源漏信号输入单元的两端分别与导电薄膜层的源极和漏极连接，形成串联支路；所述源漏信号输入单元，用于读取陡峭亚阈值摆幅双极型晶体管的电流；所述顶栅控制信号单元，用于输出电压产生垂直电场进而控制导电薄膜层中纳米空隙的开闭。本发明提出的陡峭亚阈值摆幅双极型晶体管，具有接近为零的关断电流、大导通电流、陡峭的亚阈值摆幅、低功耗以及与传统CMOS工艺相兼容的优势。