VLSI

摘要： 针对大规模电路存在可以被优化的逻辑门,文中提出利用演化硬件(EHW)技术对大规模电路分块优化的方法。由于EHW技术只能演化小规模的电路,因此需要对大规模电路进行分解后才可以演化。首先根据逻辑门之间的连接关系,利用层次聚类的方法对大规模电路进行分解,分解后的子电路规模要适用于EHW技术;然后利用EHW技术对分解后的子电路进行演化,演化生成多种与原始子电路功能相同的电路,从中选择逻辑门最少的电路替换原始子电路,以达到优化子电路的目的;最后将优化后的子电路按照分解前的连接关系合并,得到与原始电路功能相同而逻辑门数较少的电路。实验结果表明,利用EHW技术可对大规模电路进行再优化,不仅能够降低逻辑门的数量,还可提高其安全性。

摘要： Realizing the layouts of analog/mixed-signal(AMS)integrated circuits(ICs)is a complicated task due to the high design flexibility and sensitive circuit performance.Compared with the advancements of digital IC layout automation,analog IC layout design is still heavily manual,which leads to a more time-consuming and error-prone process.In recent years,significant progress has been made in automated analog layout design with emerging of several open-source frameworks.This paper firstly reviews the existing state-of-the art AMS layout synthesis frameworks with focus on the different approaches and their individual challenges.We then present recent research trends and opportunities in the field.Finally,we summaries the paper with open questions and future directions for fully-automating the analog IC layout.

摘要： 随着超大规模集成电路(VLSI)设计的规模和复杂性不断增加,用于测试芯片的测试向量变的非常庞大,同时测试程序设计需考虑多种因素,从而导致测试开发工作困难程度大大增加。自动测试设备(ATE)不能直接使用电子设计自动化(EDA)产生的仿真向量,需要通过转换得到ATE可识别的测试向量,测试向量的转换成为测试程序开发的关键步骤之一。本文介绍了VLSI测试向量转换的概念、向量转换的关键技术,分析了测试向量转换过程,并以可编程逻辑器件为例具体讲解VLSI测试向量转换的实现过程。另外,开发了ATE测试向量转换脚本软件,缩短了测试程序调试时间,加快了测试程序开发速度。

摘要： Traffic sign recognition (TSR, or Road Sign Recognition, RSR) is one of the Advanced Driver Assistance System (ADAS) devices in modern cars. To concern the most important issues, which are real-time and resource efficiency, we propose a high efficiency hardware implementation for TSR. We divide the TSR procedure into two stages, detection and recognition. In the detection stage, under the assumption that most German traffic signs have red or blue colors with circle, triangle or rectangle shapes, we use Normalized RGB color transform and Single-Pass Connected Component Labeling (CCL) to find the potential traffic signs efficiently. For Single-Pass CCL, our contribution is to eliminate the “merge-stack” operations by recording connected relations of region in the scan phase and updating the labels in the iterating phase. In the recognition stage, the Histogram of Oriented Gradient (HOG) is used to generate the descriptor of the signs, and we classify the signs with Support Vector Machine (SVM). In the HOG module, we analyze the required minimum bits under different recognition rate. The proposed method achieves 96.61% detection rate and 90.85% recognition rate while testing with the GTSDB dataset. Our hardware implementation reduces the storage of CCL and simplifies the HOG computation. Main CCL storage size is reduced by 20% comparing to the most advanced design under typical condition. By using TSMC 90 nm technology, the proposed design operates at 105 MHz clock rate and processes in 135 fps with the image size of 1360 × 800. The chip size is about 1 mm2 and the power consumption is close to 8 mW. Therefore, this work is resource efficient and achieves real-time requirement.

摘要： 提出了1种每周期处理1个(CX-D)数据对的高效的MQ编码器硬件结构.优化概率估计值表,化简了编码逻辑并节省了资源.使用1种基于预测的字节输出结构,减小了路径延时.在FPGA平台上综合该MQ编码器,吞吐率可达到151.7 Msymbols/s.%A high efficient MQ encoder is presented.Proposed MQ encoder can encode one CX-D pairs in every clock cycle.Probability estimation table (PET) is optimized to simplify the algorithm and reduce occupied memory bits.A novel BYTEOUT architecture is proposed using a prediction technique which reduces the path delay.This MQ encoder is implemented on a Xilinx FPGA,it achieves a throughput of 151.7 Msymbols/s.

摘要： 运动估计是HEVC中计算量最大、耗时最多的模块.为了加速编码过程,设计了适用于HEVC运动估计的六边形搜索算法的VLSI架构.该架构支持HEVC标准中的尺寸可变块设计,并且充分考虑六边形模板的数据复用特点,在PE阵列中使用流水线的组织策略,有效降低了片上缓存的访问次数.采用SMIC 65 nm工艺综合该电路,最高工作频率可迭100 MHz,电路规模101 k门,能够满足高清视频(1 920×1 080,60帧/秒)的实时编码要求.

摘要： 随着芯片制造工艺的不断发展,超大规模集成电路集成度不断提高,体积不断缩小.纳米工艺一方面带来产品规模、产品性能的提升,另一方面带来了产品可靠性,不可信制造和测试效率、测试覆盖率等诸多问题.为应对这些问题,设计工程师和测试工程师研发了很多新的方法,分析了超大规模集成电路在可靠性设计和测试技术发展的最新进展,最后指出了VLSI可靠性设计和测试技术的发展方向.

摘要： 超大规模集成电路(VLSI)划分问题,属于NP-难问题.结合了贪心随机自适应搜索过程(GRASP)和多级聚类方法的思想,提出了一种基于多级聚类的电路划分算法.算法采用贪心随机自适应的思想改进了多级划分方法中重边粗化聚类(HEM)方法.通过对ISPD98的18个标准测试样例的测试结果表明,该方法与著名的划分工具hMetis相比,划分质量有一定的提高,最多可以改进3%左右.

摘要： Global routing is a crucial step in very large scale integration (VLSI) physical design, which will affect routability, wirelength and the number of vias of a chip. In this paper, a multistage rip-up and reroute based global routing algorithm is presented to reduce the probability of getting stuck in local optima of traditional rip-up and reroute routing algorithms. In each rip-up and reroute stage, the proposed method focuses on different aspects of overflow minimization and wirelength minimization. It constructs different cost functions, determines different orderings for rip-up and reroute, and selects different routing models and algorithms to rip-up and reroute the marked nets. Using the strategies above, the multistage rip-up and reroute based global routing algorithm can es-cape local optima effectively, and improve routing quality and speed. Experimental results on ISPD 2008 global routing contest benchmarks show that the proposed global routing algorithm can obtain less total overflow than those of NTUgr, NTHU-Route2.0 and NCTU-GR2.0 by 1.4%, 2.4% and 21.5%, respectively; and runs 10.4 times, 1.6 times and 1.3 times faster than NTUgr, NTHU-Route2.0 and NCTU-GR2.0, respectively.%超大规模集成电路总体布线是集成电路物理设计的关键环节之一,对芯片的可布线性、线长、通孔数等性能指标有重大影响.针对拆线重布方法容易陷入局部最优解的问题,提出一种基于多阶段拆线重布的总体布线算法.该算法根据不同布线阶段对最小化溢出值和最小化线长这两个目标的侧重点不同,通过构造不同的布线代价函数、确定不同的布线顺序、选取不同的布线模型及布线算法对线网进行拆线重布,使得基于多阶段拆线重布的总体布线算法可以有效地跳出局部最优解,快速地提高布线质量.采用ISPD08总体布线竞赛中的标准测试例子集的实验结果表明,与NTUgr, NTHU-Route2.0和NCTU-GR2.0相比,所提出的总体布线算法在平均总溢出方面分别减少了1.4%,2.4%和21.5%,在平均运行时间方面分别快了10.4倍,1.6倍和1.3倍.

摘要： 基于快速迭代短卷积算法(ISCA)，实现了一种多级级联结构的新型并行FIR滤波器，在增加一定量的加法器和延迟单元等弱运算强度单元的情况下，大大减少使用的乘法器数量。对于规模越大的并行FIR，采用这种新型结构可节省越多的乘法器数量，使得该结构的并行FIR滤波器更加适合VLSI实现。

摘要： 基于快速迭代短卷积算法(ISCA)，实现了一种多级级联结构的新型并行FIR滤波器，在增加一定量的加法器和延迟单元等弱运算强度单元的情况下，大大减少使用的乘法器数量。对于规模越大的并行FIR，采用这种新型结构可节省越多的乘法器数量，使得该结构的并行FIR滤波器更加适合VLSI实现。

摘要： 基于快速迭代短卷积算法(ISCA)，实现了一种多级级联结构的新型并行FIR滤波器，在增加一定量的加法器和延迟单元等弱运算强度单元的情况下，大大减少使用的乘法器数量。对于规模越大的并行FIR，采用这种新型结构可节省越多的乘法器数量，使得该结构的并行FIR滤波器更加适合VLSI实现。

摘要： 本文提出了一种低成本的数位串行流水线架构的3780点FFT处理器。通过新颖的WFTA架构regfile-ALU,优化的输出整序方案以及适合VLSI实现的RAM/ROM存储策略,平衡了而积和处理速度,在降低硬件复杂度的同时满足了DTMB解调的要求。

摘要： 本文提出了一种低成本的数位串行流水线架构的3780点FFT处理器。通过新颖的WFTA架构regfile-ALU,优化的输出整序方案以及适合VLSI实现的RAM/ROM存储策略,平衡了而积和处理速度,在降低硬件复杂度的同时满足了DTMB解调的要求。

摘要： 本文提出了一种低成本的数位串行流水线架构的3780点FFT处理器。通过新颖的WFTA架构regfile-ALU,优化的输出整序方案以及适合VLSI实现的RAM/ROM存储策略,平衡了而积和处理速度,在降低硬件复杂度的同时满足了DTMB解调的要求。

摘要： 本文提出了一种低成本的数位串行流水线架构的3780点FFT处理器。通过新颖的WFTA架构regfile-ALU,优化的输出整序方案以及适合VLSI实现的RAM/ROM存储策略,平衡了而积和处理速度,在降低硬件复杂度的同时满足了DTMB解调的要求。

摘要： 本文提出了一种低成本的数位串行流水线架构的3780点FFT处理器。通过新颖的WFTA架构regfile-ALU,优化的输出整序方案以及适合VLSI实现的RAM/ROM存储策略,平衡了而积和处理速度,在降低硬件复杂度的同时满足了DTMB解调的要求。

摘要： 基于0.18微米CMOS工艺模型,实现了32的低功耗高速浮点DSP的乘法器。没有采用通常采用的Booth编码电路结构,32个部分积直接相加,同时采用Wallace树型结构。实验结果证明在这种结构下仍然获得较高性能,较低功耗的乘法器。在1.8V工作电压下,运算时间为8ns,功耗为2.074mW。

摘要： 基于0.18微米CMOS工艺模型,实现了32的低功耗高速浮点DSP的乘法器。没有采用通常采用的Booth编码电路结构,32个部分积直接相加,同时采用Wallace树型结构。实验结果证明在这种结构下仍然获得较高性能,较低功耗的乘法器。在1.8V工作电压下,运算时间为8ns,功耗为2.074mW。

摘要： 本发明涉及一种基于多级二维离散小波变换的VLSI设计方法，采用9/7小波的离散小波变换架构，根据公式(1)‑(6)建立内部可折叠的多级二维离散小波变换模块，硬件架构包括输入数据存储模块、第一级离散小波变换模块、第二级离散小波变换模块、第三级离散小波变换模块，数据先依次进入数据存储模块，然后由存储模块送往后续模块依次进行处理，最终得到三级小波变换的最终结果。

摘要： 本发明涉及一种消除转置存储器的二维离散小波变换VLSI设计方法，基于9/7离散小波变换实现，其特征在于，硬件架构包括一维行滤波器、一维列滤波器和缩放模块，数据流动顺序为：输入数据首先逐行逐点进入行滤波器，经过一维行变换后输出的低频分量和高频分量无需转置存储器缓存，直接并行进入两个单输入的列滤波器模块，按照列扫描顺序再次进行一维变换，列变换输出结果经过缩放模块后得到二维离散小波变换的四个子带结果。

摘要： 一种集成电路VLSI的布线方法，包括以下步骤：1）读入线网端口信息，生成端口图形；2）根据布线相关参数构建网格图；3）连接邻近的两个连通体，生成新的连通体，以所述新连通体和所述网格图重合的格子为参与下一次连接邻近的两个连通体迭代的扩展起始点；4）重复步骤3）至所述线网中所有端口图形和其连线组成新的连通体。本发明的集成电路VLSI的布线方法，能够从已生成的布线路径中的某一点出发，连接到其他端口图形或布线路径上，打破了kruskal，prim等传统算法只能端点图形连接到端点的限制，显著减少布线线长。

摘要： 本发明公开了一种图像放大方法及用于实现图像放大的VLSI，包括以下步骤：将存储于存储介质的图像与0°、45°、90°、135°四个方向的检测模板进行卷积运算得到中心像素四个方向的梯度值，再根据双阈值判断中心像素点是否处于边界位置，若处于边界位置则在像素值前插入1，否则插入0。之后确定放大后的新图像上像素点在原图像上对应的记为插值点位置，并根据原图像上周围四个像素点的边界信息以及插值点与它们的位置关系选取不同的插值方法求取插值点像素值，作为新图像上对应像素点的像素值。本发明大幅度降低了电路规模，改善了放大后的图像质量。

摘要： VLSI用的蒙格玛丽(Montgomery)模乘算法及智能卡模乘器VLSI实现结构，适用于智能卡加/解密技术领域。其特征在于：它是一种适合于VLSI实现的高并性度算法，它把原始的Montgomery模乘算法的3次大数乘分解为2s

摘要： 本发明的一个技术方案是提供了一种系统中缩放信息传播方法，所述系统同时包含线性可分解变换过程及该线性可分解变换过程的逆过程，其特征在于，所述缩放信息传播方法用于实现数字信号处理DSP中线性可分解变换的位宽优化和节能的硬件实现。本发明的另一个技术方案是提供了一种上述的系统中缩放信息传播方法在定点FFT的VLSI实现中的应用。本发明可以节省例如FFT之类的线性可分解变换操作和缓冲区所消耗的大量能量和面积，而在额外的缩放因子实现中仅增加可忽略的面积。

摘要： 提供了一种神经推理芯片，包括至少一个神经推理核心。该至少一个神经推理核心适于将多个突触权重应用于多个输入激活以产生多个中间输出。所述至少一个神经推理核心包括多个激活单元，所述多个激活单元被配置为接收所述多个中间输出并产生多个激活。多个激活单元中的每一个被配置成将可配置的激活函数应用于其输入。可配置激活函数至少具有重新变动范围项和缩放项，重新变动范围项确定激活的范围，缩放项确定激活的缩放。所述多个激活单元中的每一个被配置成从一个或多个查找表获得所述重新变动范围项和所述缩放项。

摘要： 本发明公开了一种在VLSI中对多分量数据流进行混流和解混流的方法，包括：混流器将每个分量码流存储在对应的FIFO中；混流器在实时工作时，动态选择图像编码器输出的分量，分量是某个时刻对应FIFO里剩余数据个数最多的；混流器将分量码流分成若干个数据块，混流器将选择的分量码流放到混流时，插入头信息，头信息用来记录分量的索引以及区分正常数据块和尾数据块；混流器的码流选择模块里面有计数器，具有三个不同的值范围完成不同的功能；混流通过信道到达图像解码器一端后，存入FIFO，解混流器从FIFO读入数据，找到各个数据块的头，将各分量码流分离出来，图像解码器读取，完成图像解码，得到重建的图像。

摘要： 提供了用于管理半导体芯片的操作的装置和方法。在示例性实施例中，提供一种半导体芯片，其可包括温度传感器、加热器、处理器和热控制逻辑。热控制逻辑可以被配置为：确定来自温度传感器的第一读出温度达到第一温度阈值，打开加热器，确定来自温度传感器的第二读出温度达到低于第一温度阈值的第二温度阈值，暂停处理器的功能，确定来自温度传感器的第三读出温度达到第一温度阈值，恢复处理器的功能，并且确定来自温度传感器的第四读出温度达到高于第一温度阈值的第三温度阈值，关闭加热器。

摘要： 提供了用于管理半导体芯片上的电压降的装置和方法。根据本公开的一个示例性实施例可以提供一种用于管理半导体芯片中的电压降的方法。该方法可以包括通过电压降检测电路监视半导体芯片中不同电压域的电源电压，基于从电压降检测电路报告的与电压降事件相关联电压信息和持续时间信息确定已经发生电压降事件，生成诊断信息，该诊断信息包括基于从电压降检测电路报告的电压信息和时间信息确定电压降事件是外部事件还是内部事件，并基于诊断信息采取措施。