小数分频

摘要： USB通信协议采用2线差分(D+/D-)信号传输数据,主机与从机(USB设备)之间没有专门的同步时钟连线,数据传输的同步信息包含在数据包的同步字段.为了保证通信可靠正确的进行,从机的数据同步时钟频率必须严格跟随主机数据比特信息的时序.为此设计了一款应用于USB音频外设的电荷泵锁相环(CPPLL),输入参考时钟采用小数分频的方式,动态跟随主机传输速率的变化,最终PLL产生的系统时钟精度可达±0.05％,锁定时间小于70 μs,频率跟随范围为70 MHz～230 MHz.该设计采用0.153μm CMOS工艺流片,实测结果表明所设计时钟系统能够提供精确相位和频率的时钟,确保音频设备与主机可靠正确的通信.

摘要： 基于SMIC 0.13 μm工艺设计了一款工作电压为1.5 V的模拟整数分频锁相环(Phase Locked Loop,PLL),提出了一种能有效解决电荷分流、提高开关速度的新型电流转向电荷泵,同时基于环形差分反相器设计了具有低相位噪声特点的压控振荡器.在整数分频锁相环基础上,加入MASH3结构的数字∑-△调制器(Delta Sigma Modulation,DSM)实现了一种数模混合的快速锁定小数分频锁相环,能在输入参考频率为26 MHz下输出频率范围0.8 GHz～2.0 GHz,具有低噪声、低频率步进和快速锁定等优点.

摘要： 本文设计了一种杂散抑制方案,能较好地解决宽频段、快速换频应用中频合杂散的问题。小数分频锁相环(小数环,小数PLL)是宽频段频率合成器的主流解决方案。小数分频锁相环应用的主要问题是小数杂散问题,通过环路滤波器改善杂散会增加环路锁定时间,并且效果有限。

摘要： 针对小数分频锁相的整数边带杂散问题提出了一种基于双环系统的细步进频率合成方法。根据变参考抑制小数分频整数边带杂散的工作原理,采用一级整数分频锁相环与一级小数分频锁相环级联的方法共同构成细步进频率合成系统,通过软件算法调整第一级锁相环的N分频值和M参数,最终实现全频段杂散指标最优。结果表明,根据该方法设计的宽带(带宽为4~8 GHz)、细步进(1 kHz)的频率合成器,其实测杂散优于75 dBc,相位噪声在1 kHz处优于-96 dBc/Hz,跳频时间小于47μs。

摘要： 通过研究小数分频锁相环输出的杂散抑制特性,提出使用变化的环路带宽和输出匹配实现锁相环的低杂散性能,实现了1.5-2.5GHz全频带杂散抑制优于-65dBc的锁相环设计.经过测试,近端杂散指标≤-65dBc,远端杂散指标≤-75dBc.测试结果显示,方案减小了小数分频锁相环的整数边界杂散,具有低杂散、低相噪和小型化的特点.

摘要： 本文介绍一种仪器级主由HMC983LP5E+ HMC984LP4E构成的锁相环电路.该锁相环电路低杂散、高性能、小步进、宽带宽、转换速度快.经原理分析、控制以及关键芯片介绍,了解了如何应用,经测试结果证明了该合成器的可行性.

摘要： 在伺服系统中,需要将电机尾端或执行机构上的编码器信息按照特定分频比实时分频输出给上位控制器.本文研究了一种基于硬件逻辑的等占空比自适应分频方法,该方法在自适应任意小数、分数或整数等实数分频系数的同时,保证分频后的脉冲输出恒定50％占空比,且兼容通讯式和脉冲型编码器类型.此外,所研究的积分双模前置分频法将双模前置方法和积分分频方法进行了算法上的统一,该算法兼顾了积分分频方法的高效性和双模前置法的通用性,克服了传统双模前置等方法中占用硬件逻辑较多和分频延时的缺陷.仿真和实验结果验证了所研究方案的可行性和有效性.

摘要： 本文对比分析了主流的频率合成技术,对相位噪声和杂散抑制指标进行了重点分析,基于锁相环芯片LMX2485E设计了两种小数分频频率合成器方案,完成了工程设计与测试验证,结果表明,设计方案可行,性能指标满足设计要求.本文从理论和工程设计两方面对设计进行了分析验证,具有一定的工程参考价值.

摘要： 本文针对高阶∑-△调制小数分频技术中的小数杂散进行了分析研究,该小数杂散由高阶∑-△调制器输出的周期性生成,在基于高阶∑-△调制小数分频技术的锁相环中,会呈现为输出载波两端的寄生响应,常会分布在环路带宽内,无法通过环路滤波器滤除。本文使用JMATLAB对三阶∑-△调制器进行了行为仿真,通过仿真阐述了小数杂散生成的原因,并给出消除小数杂散的解决方案,经基于∑-△调制小数分频锁相环电路实验证实,该方案能够有效解决了小数杂散引起的寄生响应。

摘要： 本文介绍了∑-△调制器的基本结构，着重分析了它的噪声整形原理，并利用多阶∑-△调制器实现了小数分频，在达到高频率分辨率的同时消除了传统小数分频固有的极其严重的相位杂散。

摘要： 本文首先简要介绍了小数分频频率合成器的基础理论,其次详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计过程及其仿真结果,运用ADS仿真模拟使得理论设计和实际制造更加接近,有利于提高电路设计和制造水平,对以后实际中应用小数分频频率合成技术具有较好的借鉴意义。

摘要： 本文基于HMC704小数分频设计了一种Ku波段宽带低相噪小步进频率综合器.简要分析了技术指标,论述了HMC704电路实现、程序及小数分频寄存器配置,最后给出了测试数据.本文基于HMC704-ΔE调制(小数分频)方式实现的小步进低相噪频综，硬件简单、多个参数可编程、设计灵活、指标达到要求，初步解决了相噪和分辨率的矛盾，为以后小步进频率源在弹载等多个平台的工程应用提供了一定的参考。

摘要： 介绍了一种基于TI公司的DSP和ALTERA公司的CPLD的低成本交流伺服系统,利用EPM3256的灵活性和丰富的IO资源对TMS320F2808的功能进行了扩展。对SPI总线、码盘脉冲小数分频功能和位置脉冲计数功能等内容进行了阐述,并给出了相应的仿真波形和进行了实物实验验证。

摘要： 本文介绍了一种将Ku频段信号下变频至70MHz输出的接收模块设计方案。通过采用低相噪宽带频率合成与小数分频频率合成相结合的设计方案，较好地解决了小体积模块内实现Ku频段小步进低相噪本振、数模混合电路设计中的电磁兼容设计等技术难点。并给出了采用该方案的具体研制结果。

摘要： 本文分析了∑-△数字调制技术的工作原理,把该技术应用于小数分频锁相环中,利用多阶∑-△调制器的噪声整形功能来改善小数分频引起的相位杂散.

摘要： 本文简要介绍了高速跳频频率合成器的基本概念,然后,根据任务要求对三种合成方案进行了比较,通过比对,甄选出符合要求的方案。

摘要： 本文简要介绍了高速跳频频率合成器的基本概念,然后,根据任务要求对三种合成方案进行了比较,通过比对,甄选出符合要求的方案。

摘要： 本发明涉及一种小数分频电路，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，其中所述小数分频电路的输出频率fcko为：fcko＝fcki/(ARR+(FRACT/2n))，其中fcki为输入频率，FRACT为小数部分乘以2n以后的整数舍入值，并且n为正整数。此外，本发明还涉及一种接口时钟分频电路以及一种用于运行小数分频电路的方法。通过本发明，可以精准地通过分频产生所期望的各种目标频率，而不需要额外的晶振锁相环，而是可直接使用例如MCU系统的系统时钟，从而降低芯片的面积及功耗。

摘要： 本发明提供一种小数分频频率综合器及小数分频方法，其中，所述小数分频频率综合器包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器。所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流。本发明提供的小数分频频率综合器及小数分频方法，能够抑制链路中的小数杂散，从而提高输出频谱的质量。

摘要： 本申请公开了一种小数分频器，包括：压控振荡器VCO，用于根据电压信号输出同频率异相位的N个时钟信号；状态机，用于产生状态信号；复选器，连接于所述VCO、所述状态机和分频器之间，用于接收所述VCO发送的所述N个时钟信号，以及所述状态机发送的所述状态信号，根据所述状态信号，在所述VCO输出的所述N个时钟信号中，选择第一时钟信号输入至所述分频器；所述分频器，与所述复选器连接，用于接收所述复选器发送的所述第一时钟信号，将所述第一时钟信号进行小数分频后，输出小数分频时钟信号。

摘要： 本发明公开了一种小数分频器，包括：转换模块，用于依据一小数分频参数产生一相选择值和一整数分频值；相选择模块，用于从M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给D触发器的CK端；可变整数分频模块，用于依据所述整数分频值将所述M+1个等相位的时钟中的基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。和传统的实现小数分频锁相环的技术相比，本发明具有不引入量化噪声，周期抖动相对较小的优点。

摘要： 本发明公开用于小数分频的四模分频器、小数锁相环及芯片，该四模分频器包括可编程程序计数器和吞脉冲计数器、除N除（N+1）和除M除（M+1）四模预分频电路和分频状态切换模块；四模分频器用于根据分频状态切换模块的切换控制端输入的控制信号，控制除N除（N+1）和除M除（M+1）四模预分频电路在满足所述待分频时钟信号的预设分频比的拓展需求的除N除（N+1）分频模式和除M除（M+1）分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除M除（M+1）分频模式下获得的第二预设分频比范围相对于除N除（N+1）分频模式下获得的第一预设分频比范围的下限值拓展。

摘要： 本发明涉及一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法，该结构包含一个4/5预分频器、一个可编程计数器和一个吞咽计数器，通过一个负载信号，实现了可编程计数器和吞咽计数器的同步设置功能。本发明避免了现有技术中存在的SR锁存器故障、分频比错误等问题，且MC延迟τMC非常低，最大输入频率可达7.04GHz，同时，受益于分频电路结构和TSPC结构的DFF，本发明的功耗也更低，非常适合高频低功耗的应用场景。

摘要： 本发明提出了一种纯数字电路小数分频系统和分频方法，所述系统包括整数分频系统和小数分频调节系统；其中，所述整数分频系统的第一输入端与芯片系统的配置寄存器相连，并且所述整数分频系统和小数分频调节系统之间进行电气连接；所述小数分频调节系统的第二输入端与芯片系统的配置寄存器相连；所述小数分频调节系统采用64进制，当小数分频调节系统产生进位时，调准整数分频系统的分频值。所述分频方法包括上述分频电路的分频过程。

摘要： 本实用新型公开一种用于小数分频的四模分频器、小数锁相环及芯片，该四模分频器包括可编程程序计数器和吞脉冲计数器、除N除（N+1）和除M除（M+1）四模预分频电路和分频状态切换模块；四模分频器用于根据分频状态切换模块的切换控制端输入的控制信号，控制除N除（N+1）和除M除（M+1）四模预分频电路在满足所述待分频时钟信号的预设分频比的拓展需求的除N除（N+1）分频模式和除M除（M+1）分频模式之间切换，在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除M除（M+1）分频模式下获得的第二预设分频比范围相对于除N除（N+1）分频模式下获得的第一预设分频比范围的下限值拓展。

摘要： 本实用新型涉及一种用于小数分频锁相环中的改进型脉冲吞咽分频器，该结构包含一个4/5预分频器、一个可编程计数器和一个吞咽计数器，通过一个负载信号，实现了可编程计数器和吞咽计数器的同步设置功能。本实用新型避免了现有技术中存在的SR锁存器故障、分频比错误等问题，且MC延迟τMC非常低，最大输入频率可达7.04GHz，同时，受益于分频电路结构和TSPC结构的DFF，本实用新型的功耗也更低，非常适合高频低功耗的应用场景。

摘要： 本实用新型公开了一种小数分频锁相环中实现相位校准功能的IQ二分频器，包括主锁存器、从锁存器、四路源极跟随器、两个交流耦合模块及两个直流电压偏置产生模块，主锁存器、从锁存器及四路源极跟随器顺次连接，两个直流电压偏置产生模块与两个交流耦合模块一一对应连接，主锁存器和从锁存器分别对应连接一个交流耦合模块。四路源极跟随器，用于隔离输出负载；直流电压偏置产生模块，用于为交流耦合模块供电；交流耦合模块，隔直通交并为时钟信号输入提供直流偏置电压；主锁存器和从锁存器，用于接收经交流耦合模块处理后的时钟信号，输入两个互为相反的时钟，提供正交相位输出。本实用新型应用时，能拓宽相位校准范围，便于提升相位校准精度。