Verilog HDL

摘要： 该文基于FPGA芯片EP4CE6E22C8设计了一款交通灯控制系统。首先从设计要求出发,将交通灯控制系统分成多个底层电路模块并用Verilog HDL语言对其进行设计和仿真,然后调用已设计好的各底层电路采用原理图方式进行顶层电路设计,最后将设计好的顶层电路进行管脚锁定并下载到FPGA芯片中进行硬件验证。仿真和硬件验证结果表明,该交通灯控制系统在实现常规交通指挥功能的同时,还能够在一定程度上根据高峰时段和非高峰时段车流量的变化调节车辆通行时间,并且还具有在特殊情况时为应急车开道的功能,有效提高了十字路口的通行效率。

摘要： 针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种SDRAM控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与SDRAM之间的数据传送请求,以太网模块将接收到的数据写入IN_FIFO缓冲区,仲裁器负责将IN_FIFO中的数据导入SDRAM。在约定信息速率(CIR)控制器的作用下,仲裁器将SDRAM中的数据写入OUT_FIFO缓冲区,HDLC模块将OUT_FIFO中的数据读出。采用双缓存模块的设计对写入与读出的数据进行缓存,既可减少资源消耗又能够提高SDRAM的读写速率;同时增设CIR控制器来控制从SDRAM中读出的以太网数据是否采用规定的速率。结果表明,文中设计的电路输入数据与输出数据完全一致,能够很好地解决不同数据链路在进行数据交互时的吞吐量差异问题。

摘要： 提出一种基于现场可编程门阵列(FPGA)的俄罗斯方块游戏设计方案.系统使用Altera公司CycloneV系列的5CSXFC6D6F31C6为核心控制芯片,采用VerilogHDL设计实现各功能模块,最终用户可通过按键操作控制VGA显示屏的俄罗斯方块游戏.系统仿真结果表明,该硬件俄罗斯方块游戏系统稳定,功能完善.

摘要： 在AlteraCyclone芯片上采用“自顶向下”的模块化设计思想及VerilogHDL硬件描述语言,设计并实现串行外设接口(SPI)。在QuartusII13.0软件开发平台上编译、仿真后下载到FPGA芯片上,进行在线编程调试,实现了SPI总线通信功能。基于FPGA的系统设计调试维护方便、可靠性高,而且设计具有灵活性,可以方便地进行扩展和移植。

摘要： 针对高速、远距离、大数据量图像数据传输的实际需求,设计了一种基于FPGA的千兆以太网实时图像采集与传输系统。以用户数据报协议作为通信协议,利用Altera公司的CycloneⅣE系列FPGA芯片对OV5640图像传感器采集的数据进行预处理并封装为以太网帧,通过GMII接口实现PHY芯片RTL8211EG与FPGA的连接,提出一种千兆以太网的硬件实现方式,采用Verliog HDL分别进行数据链路层、网络层、传输层的编写,最终实现图像采集、千兆以太网传输、上位机图像显示。经仿真测试,该系统运行稳定,各项功能满足设计要求。

摘要： 存储器控制器技术研究对于大幅降低处理器访问存储器带来的时间延迟、缓解“存储墙”问题有着十分重要的意义,常规的依赖MIG IP核设计的存储器控制器难以进行访存延迟的测试。文中选取MT41K128M16JT型号DDR3 SDRAM,基于FPGA设计DDR3 SDRAM控制器的控制模块。首先研究DDR3 SDRAM的工作原理及状态转换图;接着将控制模块划分为初始化模块、刷新模块、状态产生模块、状态控制模块四部分,使用Verilog语言进行RTL级代码实现,找到关键的时序延迟接口;最后在ModelSim中完成DDR3 SDRAM控制器控制模块的仿真。仿真结果表明,初始化、刷新等模块的输出波形满足设计的时序要求,写入的数据与读出的数据一致,可有效实现对DDR3 SDRAM初始化、刷新、写、读功能的控制。DDR3 SDRAM控制器底层代码的编写为访存延迟的测试提供了可能。

摘要： CPLD目前被大量应用于数字系统中,因此要在使用前做功能测试。本文以Lattice公司生产的ispLSI1032芯片为例,介绍了一种基于Verilog HDL语言的测试模块设计方法,给出了Verilog HDL语言源代码,通过程序编译,完成所设计的CPLD的功能测试。实验结果表明,设计符合实际工作需要。

摘要： 随着人们的生活水平提高,人们对洗衣机的需求越来越大,因此洗衣机的市场逐步扩大,洗衣机行业竞争也愈演愈烈。在此背景下,本文以Verilog HDL为基础实现了以洗衣机控制电路为核心,结合所需的外围电路,共同对洗衣机的工作状态进行自由控制。

摘要： 简易电子时钟是生活中十分常见的电子产品,与传统机械表相比,更加直观与准确。基于此,本文探讨了基于Verilog HDL的简易电子钟设计。该电子时钟使用12小时制,时钟采用的计数器使用"12自动置1"的运行规则,分钟采用的计数器为8421BCD码60进制的计数器,设计虽然简单,但在生活中具有重要的意义。

摘要： 数字抢答器拥有广阔的市场前景,在电视节目、各类高校的比赛中都可以使用数字抢答器。本文基于Verilong HDL设计了一种数字抢答器,该数字抢答器以6个参赛组为基础实现其他功能,具有一定的市场价值。

摘要： 提出了一种测试RSDS接口工作频率的方法。该方法是基于Altera公司FPGA,主要工作包括PDP寻址驱动芯片的硬件测试卡设计和测试程序的编写与调试。测试程序采用Verilog HDL语言编写,通过FPGA的内部锁相环,成功将外部晶振的48MHz频率提升至178MHz。利用倍频后的FPGA内部时钟生成PDP寻址驱动芯片的各个输入信号,配合硬件测试卡的调试与测试,得到待验证的RSDS接口能够准确地工作在178MHz频率下。同时也能说明该款256路PDP寻址驱动芯片能够满足高清PDP电视对数据传输的高速要求。

摘要： 提出了一种测试RSDS接口工作频率的方法。该方法是基于Altera公司FPGA,主要工作包括PDP寻址驱动芯片的硬件测试卡设计和测试程序的编写与调试。测试程序采用Verilog HDL语言编写,通过FPGA的内部锁相环,成功将外部晶振的48MHz频率提升至178MHz。利用倍频后的FPGA内部时钟生成PDP寻址驱动芯片的各个输入信号,配合硬件测试卡的调试与测试,得到待验证的RSDS接口能够准确地工作在178MHz频率下。同时也能说明该款256路PDP寻址驱动芯片能够满足高清PDP电视对数据传输的高速要求。

摘要： 提出了一种测试RSDS接口工作频率的方法。该方法是基于Altera公司FPGA,主要工作包括PDP寻址驱动芯片的硬件测试卡设计和测试程序的编写与调试。测试程序采用Verilog HDL语言编写,通过FPGA的内部锁相环,成功将外部晶振的48MHz频率提升至178MHz。利用倍频后的FPGA内部时钟生成PDP寻址驱动芯片的各个输入信号,配合硬件测试卡的调试与测试,得到待验证的RSDS接口能够准确地工作在178MHz频率下。同时也能说明该款256路PDP寻址驱动芯片能够满足高清PDP电视对数据传输的高速要求。

摘要： 提出了一种测试RSDS接口工作频率的方法。该方法是基于Altera公司FPGA,主要工作包括PDP寻址驱动芯片的硬件测试卡设计和测试程序的编写与调试。测试程序采用Verilog HDL语言编写,通过FPGA的内部锁相环,成功将外部晶振的48MHz频率提升至178MHz。利用倍频后的FPGA内部时钟生成PDP寻址驱动芯片的各个输入信号,配合硬件测试卡的调试与测试,得到待验证的RSDS接口能够准确地工作在178MHz频率下。同时也能说明该款256路PDP寻址驱动芯片能够满足高清PDP电视对数据传输的高速要求。

摘要： 提出了一种测试RSDS接口工作频率的方法。该方法是基于Altera公司FPGA,主要工作包括PDP寻址驱动芯片的硬件测试卡设计和测试程序的编写与调试。测试程序采用Verilog HDL语言编写,通过FPGA的内部锁相环,成功将外部晶振的48MHz频率提升至178MHz。利用倍频后的FPGA内部时钟生成PDP寻址驱动芯片的各个输入信号,配合硬件测试卡的调试与测试,得到待验证的RSDS接口能够准确地工作在178MHz频率下。同时也能说明该款256路PDP寻址驱动芯片能够满足高清PDP电视对数据传输的高速要求。

摘要： 随着测试技术的发展，测试系统对数据处理和存储的实时性要求日益提高。但是传统的测试数据链路中，数据节点本身并没有数据处理能力，数据的处理全部依靠CPU进行，从而出现了数据传输实时性差的缺陷。本文提出了一种多功能实时数据转发电路设计方法，该设计方法基于HDLC协议，采用Verilog HDL语言编写功能逻辑，将数据的存储、无变换转发和替换转发等多项功能嵌入在主控制器FPGA中，实现了在节点或者网络间实时控制数据传输的功能。实际应用证明，该设计方法具有数据传输速度快、可靠性高的特点。

摘要： 随着测试技术的发展，测试系统对数据处理和存储的实时性要求日益提高。但是传统的测试数据链路中，数据节点本身并没有数据处理能力，数据的处理全部依靠CPU进行，从而出现了数据传输实时性差的缺陷。本文提出了一种多功能实时数据转发电路设计方法，该设计方法基于HDLC协议，采用Verilog HDL语言编写功能逻辑，将数据的存储、无变换转发和替换转发等多项功能嵌入在主控制器FPGA中，实现了在节点或者网络间实时控制数据传输的功能。实际应用证明，该设计方法具有数据传输速度快、可靠性高的特点。

摘要： 随着测试技术的发展，测试系统对数据处理和存储的实时性要求日益提高。但是传统的测试数据链路中，数据节点本身并没有数据处理能力，数据的处理全部依靠CPU进行，从而出现了数据传输实时性差的缺陷。本文提出了一种多功能实时数据转发电路设计方法，该设计方法基于HDLC协议，采用Verilog HDL语言编写功能逻辑，将数据的存储、无变换转发和替换转发等多项功能嵌入在主控制器FPGA中，实现了在节点或者网络间实时控制数据传输的功能。实际应用证明，该设计方法具有数据传输速度快、可靠性高的特点。

摘要： 随着测试技术的发展，测试系统对数据处理和存储的实时性要求日益提高。但是传统的测试数据链路中，数据节点本身并没有数据处理能力，数据的处理全部依靠CPU进行，从而出现了数据传输实时性差的缺陷。本文提出了一种多功能实时数据转发电路设计方法，该设计方法基于HDLC协议，采用Verilog HDL语言编写功能逻辑，将数据的存储、无变换转发和替换转发等多项功能嵌入在主控制器FPGA中，实现了在节点或者网络间实时控制数据传输的功能。实际应用证明，该设计方法具有数据传输速度快、可靠性高的特点。

摘要： 随着测试技术的发展，测试系统对数据处理和存储的实时性要求日益提高。但是传统的测试数据链路中，数据节点本身并没有数据处理能力，数据的处理全部依靠CPU进行，从而出现了数据传输实时性差的缺陷。本文提出了一种多功能实时数据转发电路设计方法，该设计方法基于HDLC协议，采用Verilog HDL语言编写功能逻辑，将数据的存储、无变换转发和替换转发等多项功能嵌入在主控制器FPGA中，实现了在节点或者网络间实时控制数据传输的功能。实际应用证明，该设计方法具有数据传输速度快、可靠性高的特点。

摘要： 本发明公开了一种硬件加速器VerilogHDL代码自动生成方法，步骤1、对卷积神经网络的模型结构中的各层在中间文件中进行定义，解析模块根据各层的连接顺序解析中间文件，将解析得到的数据按各层的连接顺序放入列表；步骤2、将步解析得到的数据保存的路径，根，据路径读取数据并将其输入到数据量化模块，将浮点数乘以一定倍数后转换为整数，然后进行低比特量化；步骤3、根据卷积神经网络层的层级串联结构，代码生成模块生成各层的IP代码；步骤4、将解析得到的数据输入到代码生成模块的顶层模块，顶层模块根据列表中各层的连接顺序实例化各层IP，同时根据列表顺序与名称得出各IP之间的连接关系，将各层IP连接起来，生成代码。

摘要： 本实用新型涉及电子秤技术领域，尤其是一种基于verilog HDL的高精度电子秤，包括电子秤主体和设置在电子秤主体内的称重传感器、转换模块、电源模块、FPGA主控模块、按键和显示器，所述称重传感器安装与电子秤主体的秤盘下方，称重传感器的输出端与转换模块的输入端连接，转换模块的输出端与FPGA主控模块的输入端连接，按键与FPGA主控模块的输入端连接，显示器与FPGA主控模块的输出端连接，电源模块用于对称重传感器、转换模块、FPGA主控模块和显示器的供电连接，本实用新型称量精度高、误差率低。