静态存储器

摘要： 可变静态存储控制器(FSMC)是STM32系列中的一种存储器扩展方式,FSMC可以根据不同系统的设计应用需求,使其可以在外部连接不同类型的大容量静态存储器,依据外部存储器所独具的特色,满足不同的需求,例如静态随机访问存储器(SRAM),只读存储器(ROM),NOR Flash/NAND Flash,PSRAM等。文章从NOR Flash入手探究其与FSMC的连接通信。

摘要： 中子是近地空间和核爆的主要辐射源之一,中子二次反应诱发的单粒子效应极大地影响了电子元器件的可靠性.本文针对商用体硅工艺静态存储器(SRAM)单元提出了一种中子饱和翻转截面预测模型.通过一个电路级的仿真模型,对应于辐射作用距离的线性电荷沉积(LET)效应可以通过基于 SPICE 仿真曲线来表现,进而用来预测翻转截面.该方法简单有效,预测结果与130 nm体硅工艺的中子实验结果吻合.%Neutron is the predominant radiation source in terrestrial cosmic rays and nuclear explosion. Neutron can indirectly induce single event effect by secondary reaction, which will significantly reduce the reliability of electronic components. A neutron saturated cross section prediction model is proposed for a Static Random Access Memory(SRAM) cell designed by commercial Si technology. Through a circuit-level simulation model, the radiation effects can be shown as the SPICE-simulated curves of Linear Energy Transfer(LET) versus the corresponding affected distances, which are used for upset cross section prediction. The proposed method is simple and effective. Its calculated results are in good agreement with experimentally measured results reported for SRAM fabricated in 130 nm bulk silicon process.

摘要： 中子是近地空间和核爆的主要辐射源之一,中子二次反应诱发的单粒子效应极大地影响了电子元器件的可靠性。本文针对商用体硅工艺静态存储器(SRAM)单元提出了一种中子饱和翻转截面预测模型。通过一个电路级的仿真模型,对应于辐射作用距离的线性电荷沉积(LET)效应可以通过基于SPICE仿真曲线来表现,进而用来预测翻转截面。该方法简单有效,预测结果与130 nm体硅工艺的中子实验结果吻合。

摘要： SRAM-based FPGAs,with the characteristics of short design period,low development cost,etc,are applied extensive to the large electronics system.Accompany with a FPGA's deep application in important field,higher request is brought for its reliability.Based on analysis to FPGA inner part struc-ture,the failure type of SRAM-based FPGAs[1]is concluded.Aiming at FPGA chip failure brought by SRAMcell soft error,a novel fault -tolerant FPGA architecture,embedding a high -reliable CPU and configuration memory,which can perform in -system self -repair through reconfiguration technology.%SRAM型 FPGA 具有设计周期短、开发成本低和可重配置等特性，在大型电子系统设计中应用广泛。伴随 SRAM型 FPGA 在重要领域的深入应用，对其可靠性提出了更高要求。在深入剖析 FPGA 内部结构的基础上，对 SRAM型 FPGA 的故障类型进行了总结[1]。针对 SRAM单元软错误造成的 FPGA 芯片错误，提出了一种嵌入高可靠 CPU 和配置存储器，通过重构技术实现在线可修复的新型可容错 FPGA 结构。

摘要： The pulsed laser mapping facility is used to study the single event latch-up sensitive regions of the CMOS SRAM K6R4016V1D. Experiment results show that the SEL sensitivity mappings of the device have similar repetitive patterns and the individual SEL sensitive region is of high aspect ratio. The impacts of the SEL sensitivity mappings on the SEL ground test methods and the SEL rate prediction are also discussed.%利用脉冲激光定位成像系统，对CMOS SRAM K6R4016V1D器件开展了单粒子锁定效应（SEL）敏感区定位的试验研究。试验结果表明：该器件的单粒子锁定效应敏感区呈周期性分布，而对于单一的SEL敏感区，其长度和宽度相差很大。在此基础上进一步讨论了SEL敏感区的分布对测试方法和空间SEL发生频次计算的影响。

摘要： 针对静态存储器出现的多比特翻转,提出了一种软错误失效模型.以"生日重合"理论作为多比特失效统计的基础,将常用加固方式纠错码和周期刷新作为分析条件得到累积错误和非累积错误的概率失效模型.前者为相同容量存储器的不同字长结构提供了失效概率的数值分析,并为实际测试结果提供了一个理论参考;后者量化了刷新周期的选取对于误码率改善程度.仿真结果显示90nm体硅工艺下,累积错误模型与低能量质子测试结果相符合;非累积错误模型分析的刷新周期略高于实际结果.

摘要： 针对8transistors (8T)静态随机存储器(SRAM)存储单元的基本结构,详细研究分析了影响存储单元稳定性性能的因素.为了提升SRAM的稳定性和控制SRAM面积,提出了一种提升稳定性的同时又能有效控制芯片面积的技术方案.在SMIC 40nm工艺条件下,验证了该技术方案,实现了预期的目标,其中稳定性大约提升10％左右.

摘要： This paper briefly analyzes the principle of SRAM tracking path technology.A new tracking path is proposed in 40nm SRAM to make SRAM work in low voltage while boosting SRAM speed at normal voltage.The performance of the design is compared with that of traditional one at range of 0.7V-1.1V.In this paper,SRAM size is 36KB (X256Y4D36) in process of SMIC40nm.%分析了SRAM自定时技术的原理,对40nm工艺条件下的自定时电路进行优化,大幅降低了位线电位差的波动幅度.分析对比了本设计与传统设计在0.7V ～1.1V工作电压下的性能,使SRAM的读取速度提高了,功耗降低了,位线电位差增大了.文中SRAM采用SMIC40nm工艺,大小为36KB(X256Y4 D36).

摘要： 一种厚度优化的浅掺杂漏极的光阻被用到了芯片的制造上。因为这种应用,静态存储器器件显示了良好的性能和电性稳定性,并且在这种优化的光阻条件下,10M的静态存储器芯片也取得了良好的工作性能。

摘要： 随着技术的发展和核心电压的降低,存储器更易受瞬时错误(软错误)影响,成为影响航天器件可靠性的主要原因.错误检测与纠正(EDAC)码(也称错误纠正码)常用来对SRAM型存储器中的瞬时错误进行纠正,由单个高能粒子引起的多位翻转错误(SEMU)是普通纠一检二(SEC-DED)编码所无法处理的.提出了一种交织度为2的(26,16)交织码,该码由两个能纠正一位随机错误、二位突发错误的(13,8)系统码组成,(26,16)交织码能够纠正单个码字中小于二位的随机错误和小于四位突发错误(DEC-QAEC).通过理论分析和硬件平台实验表明,该交织码在存储资源占用率、实时性相当情况下可靠性优于同等长度的SEC-DED码,能有效提高SRAM型存储器抗多位翻转错误的能力.%As technology scales and the supply voltage decreases, memories are becoming more prone to transient errors (also called soft errors). Thus memories are the major causes of reliability problems in modern integrated circuits. Error detect and correct codes ( also called error correct codes) have been well-known used to correct transient errors in SRAMs memory, a single high-energy particle affects several adjacent memory cells upsets ( Single Event Multi-Bit Upset) , could not be corrected by single error correcting codes, such as Single-Error-Correcting Double-Error-Detecting ( SEC-DED) code. A (26, 16) interlaced code was proposed for less than two random errors correction, less than quadruple adjacent error correction (DEC-QAEC) , which was composed by two systematic (13, 8) codes for correcting single errors and adjacent two errors. Theoretic analysis and simulation results show that the interlaced code is better than SED-DED code of the same length on the reliability under the equivalent memory overhead and the real-time performance. The reliability of SRAMs can be obviously improved protected against the multi-bit upset with the proposed code.

摘要： 文中介绍了SOI(Silicon On Insulator，绝缘体上硅)工艺的静态存储器(SRAM)结构特点以及单粒子效应失效机理，针对国产SOI静态存储器KW064，利用重离子加速器，进行了抗单粒子翻转能力考核试验研究。试验研究表明，SOI KW064SRAM器件具有较强的抗单粒子翻转能力，发生单粒子翻转的LET(Linear Energy Transfer，能量线性传递)阈值在69.82 MeV·cm2/mg～71.84MeV·cm2/mg之间。

摘要： 本文对低功耗设计中的主要漏流产生原因做了详细的论述,为了解决静态存储器的静态功耗,提出了有效降低存储单元的静态功耗的设计技术:浮动自控电源;高K金属栅工艺。

摘要： 本文将地面获得的Hitachi 4M SRAM HI628512单粒子翻转率预示结果与极轨卫星SAC-C等飞行试验的结果进行了比较。结果表明基于国内试验数据和FOM方法预示的在轨翻转率与在轨监测数据接近，多位翻转的试验结果也得到了在轨试验数据的验证。这些结果表明在单粒子翻转的模拟试验技术和在轨翻转率预示方面取得了相当的进展，可以为卫星电子系统抗辐射加固设计提供有力的保障。

摘要： SOI(绝缘体上硅)静态存储器与用传统体硅技术制造的SRAM有着不同的特性,在测试SOI SRAM时需要考虑其特有的故障模型。基于读写过程中影响比较显著的浮体效应和寄生双极管效应的讨论,分析了部分耗尽SOI SRAM的设计和测试考虑,并提出了相应的测试码。

摘要： 本文介绍了一种能够有效的检测呈梳状物体的形状的方法。该方法采用线阵CCD 作光电传感器，CCD输出信号经二值化处理后采用静态存储器进行高速存储，通过同步完成信号的控制由数据总线收发器送到计算机总线内，完成数据采集的功能。该方法中输出信号进行二值化时阈值信号由数字电位器提供，单片机产生数字电位器的控制信号。通过计算公式可以计算出梳状物体的齿宽和齿间距，该方法可以准确、实时的对生产线上匀速运动的物体进行高精度的检测。

摘要： 利用兰州重离子加速器加速的高LET的Xe离子研究了静态存储器IDT71256的单粒子效应.获得了单粒子翻转截面和单粒子闭锁截面与入射角度的依赖关系.在数据处理中用灵敏区的沉积能量代替LET值,从而获得较好的单粒子效应截面曲线.估计了灵敏体积的深度和死层的厚度.

摘要： 速度、功耗和面积是存储器设计的三个最基本也是最关键的性能指标。通常,高的存取速度是通过折衷功耗和面积来实现的。论文提出了一种新的灵敏放大器设计方案,能够在不牺牲功耗和面积的前提下实现高速数据存储。模拟结果表明,这款新的灵敏放大器在速度和功耗方面优于传统的基于锁存器结构的灵敏放大器。

摘要： 速度、功耗和面积是存储器设计的三个最基本也是最关键的性能指标。通常,高的存取速度是通过折衷功耗和面积来实现的。论文提出了一种新的灵敏放大器设计方案,能够在不牺牲功耗和面积的前提下实现高速数据存储。模拟结果表明,这款新的灵敏放大器在速度和功耗方面优于传统的基于锁存器结构的灵敏放大器。

摘要： 速度、功耗和面积是存储器设计的三个最基本也是最关键的性能指标。通常,高的存取速度是通过折衷功耗和面积来实现的。论文提出了一种新的灵敏放大器设计方案,能够在不牺牲功耗和面积的前提下实现高速数据存储。模拟结果表明,这款新的灵敏放大器在速度和功耗方面优于传统的基于锁存器结构的灵敏放大器。

摘要： 速度、功耗和面积是存储器设计的三个最基本也是最关键的性能指标。通常,高的存取速度是通过折衷功耗和面积来实现的。论文提出了一种新的灵敏放大器设计方案,能够在不牺牲功耗和面积的前提下实现高速数据存储。模拟结果表明,这款新的灵敏放大器在速度和功耗方面优于传统的基于锁存器结构的灵敏放大器。

摘要： 静态存储器装置及其静态存储器胞。静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路。数据写入电路在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。

摘要： 本发明公开了一种替代双端口静态存储器的存储器结构，包括：多个单端口静态存储器和多个选择电路；每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；所述选择电路具有两个访问端，时钟和总线信号分别输入到两个访问端，该选择电路的输出端连接到单端口静态存储器；选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。本发明能使芯片的面积减小，降低芯片的成本。

摘要： 本发明公开了一种替代双端口静态存储器的存储器结构，采用高频时钟单端口静态存储器代替双端口静态存储器，包括：一锁存器，将输入的高频时钟区分为奇周期指示信号和偶周期指示信号；两个先进先出FIFO暂存器，用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效；一选择器，在高频时钟的周期指示信号的控制下，将选通的数据总线信号最终输入给单端口静态存储器。本发明能使得芯片设计在面积上有所改进，从而降低芯片成本。

摘要： 本发明涉及一种双端口静态存储器单元和包括该单元的半导体存储器装置，双端口静态存储器单元包括连接在位线和第一结点间的第一传输门、连接在补充位线和第二结点间的第二传输门、连接在第一结点和第二结点间的锁存器以及连接在第二结点和扫描位线间的PMOS晶体管，其中第一传输门的栅极连接至字线，第二传输门的栅极连接至字线，PMOS晶体管的栅极连接至扫描控制线。

摘要： 本发明披露了一种基于SRAM的FIFO存储单元。它包括：数据深度模块；指针控制模块；SRAM型存储介质，在读/写指针的控制下进行读取转移数据/存入数据的操作；第一逻辑控制模块，包括至少两个多路选择器，依据数据深度以及取存数据信号，选择在数据深度小于深度阈值的情况下输出与存数据信号对应的输入数据；在数据深度大于深度阈值的情况输出来自存储介质的转移数据；至少两个缓存器，接收来自至少两个多路选择器的输出，并进行缓存；基于多路选择器的第二逻辑控制模块，选择至少两个缓存器之一的数据输出。本发明所提供的基于静态存储器的FIFO存储单元，有利于减少存储单元操作的流水长度，并提高硬件资源的使用效能。

摘要： 静态存储器装置及其静态存储器胞。静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路。数据写入电路在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。

摘要： 本发明公开了一种替代双端口静态存储器的存储器结构，采用高频时钟单端口静态存储器代替双端口静态存储器，包括：一锁存器，将输入的高频时钟区分为奇周期指示信号和偶周期指示信号；两个先进先出FIFO暂存器，用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效；一选择器，在高频时钟的周期指示信号的控制下，将选通的数据总线信号最终输入给单端口静态存储器。本发明能使得芯片设计在面积上有所改进，从而降低芯片成本。

摘要： 本发明公开了一种替代双端口静态存储器的存储器结构，包括：多个单端口静态存储器和多个选择电路；每个单端口静态存储器具有独立的时钟和总线信号以及独立的空满状态标志位；所述选择电路具有两个访问端，时钟和总线信号分别输入到两个访问端，该选择电路的输出端连接到单端口静态存储器；选择电路的控制信号包括数据流方向信号和单端口静态存储器的空满状态标志位输出信号。选择电路在所述控制信号的控制下，用于切换单端口静态存储器的时钟和总线信号，根据数据流的方向和单端口静态存储器的空满状态将单端口静态存储器的时钟切换到相应访问端的工作时钟上。本发明能使芯片的面积减小，降低芯片的成本。

摘要： 本发明涉及一种双端口静态存储器单元和包括该单元的半导体存储器装置，双端口静态存储器单元包括连接在位线和第一结点间的第一传输门、连接在补充位线和第二结点间的第二传输门、连接在第一结点和第二结点间的锁存器以及连接在第二结点和扫描位线间的PMOS晶体管，其中第一传输门的栅极连接至字线，第二传输门的栅极连接至字线，PMOS晶体管的栅极连接至扫描控制线。

摘要： 本申请提供一种存储单元、随机静态存储器及寄存器堆，存储单元，包括锁存器和受控开关。锁存器包括首尾相接的第一反相器和第二反相器；受控开关设置于第二反相器中电压上拉部分结构与工作电源之间，用于在进行写操作时断开第二反相器中电压上拉部分结构与所述工作电源之间的连接。这样，可以在进行写操作时，断开第二反相器中电压上拉部分结构与工作电源之间的连接。这样，使得在对第二反相器中的数据存储点进行写操作时，第二反相器中电压上拉部分结构的数据拉动能力得以极大的削弱，从而使得数据可以更容易地写入第二反相器中的数据存储点处，从而在一定程度上提高了存储单元的性能。