高速缓存

摘要： 为提升新一代电网调度控制系统数据访问能力,支撑大数据量高并发访问,文章提出了主从哨兵集群的分布式高速数据缓存功能组件架构。实现该组件的关键技术包括基于改进一致性哈希算法解决分布式环境下业务数据存储的均衡性问题,以渐进式哈希机制提高存储时映射表的缩放效率,基于多副本高速缓存冗余架构保证数据的高可靠性,以及通过缓存数据的自动更新策略保证过期缓存的更新问题。最后在试验验证环境中验证了高速缓存组件的并发处理性能。

摘要： 为提升新一代电网调度控制系统数据访问能力,支撑大数据量高并发访问,文章提出了主从哨兵集群的分布式高速数据缓存功能组件架构.实现该组件的关键技术包括基于改进一致性哈希算法解决分布式环境下业务数据存储的均衡性问题,以渐进式哈希机制提高存储时映射表的缩放效率,基于多副本高速缓存冗余架构保证数据的高可靠性,以及通过缓存数据的自动更新策略保证过期缓存的更新问题.最后在试验验证环境中验证了高速缓存组件的并发处理性能.

摘要： 基于高速缓存的侧信道攻击由于其高隐蔽性、高传输性、甚至无须物理接触等特点打破了设备的隔离保护机制,对当今的信息安全产生了重大的威胁,开展侧信道攻击的研究具有重要的国家和社会意义.本文进行了基于高速缓存的侧信道攻击的研究.该攻击所用到的信息包括cache访问轨迹、整体加密时间或者cache访问模式.根据攻击者对目标系统的攻击手段和拥有的权限能力可以将攻击归为三大类:轨迹驱动攻击、时间驱动攻击和访问驱动攻击.本文首先研究cache信息的泄露原理及三大类攻击方法,并指出该类攻击方法的优势,最后对cache侧信道攻击的通用架构及具体的攻击步骤进行详细研究.

摘要： 就在上个月英特尔发布了全新的第十代酷睿高性能版处理器,此次推出的使用英特尔Thermal Velocity Boost的酷睿i9-10980HK和i7-10875H,其中酷睿i9-10980HK一举将单核睿频最高提升到了5.3GHz,采用八核心十六线程以及16MB智能高速缓存。而此前,英特尔也先后推出多款H后缀结尾的高性能移动版处理器。作为今年上半年最值得期待的移动版处理器,英特尔酷睿十代高性能移动版,必将引领高端笔记本和游戏笔记本细分市场的新一轮消费热情。今天我们就为大家带来了首批搭载第十代英特尔酷睿处理器的游戏本Acer暗影骑士·擎,和大家一起见证十代酷睿游戏本的全新升级使用体验。

摘要： 为了解决图像采集系统中实时数据的高速缓存与传输问题,提出了一种基于高数据带宽、大容量的DDR2 SDRAM存储器和支持突发传输的USB3.0数据传输接口的设计方案.在硬件设计中,采用CYUSB3014作为USB3.0的控制芯片实现FPGA与上位机之间高速图像数据传输,以及采用DDR2 SDRAM作为缓存器;在逻辑设计中采用手动DMA模式对数据流进行控制,避免数据的堵塞,提高了可靠性.经验证,该系统工作稳定,能有效解决海量图像数据的缓存与传输问题.

摘要： 和并行Flash相比,SPI Flash由于小巧灵活、低成本、高效的特点,在嵌入式SoC系统中的运用日益广泛.随着对嵌入式处理器性能需求的提升,SPI串行接口及Flash较慢的读取速度与处理器执行速度之间的差距逐渐增大.由于SPI Flash在嵌入式系统中通常用于存储程序固件(firmware),利用程序执行的局部性原理,在SPI Flash控制器中引入Cache模块优化程序读取的性能,成为较为常见的一种优化方法.本文介绍了一种基于Cache加速的SPI Flash控制器的功能验证和性能评估工作.提出的测试平台(Testbench)不仅验证了SPI Flash控制器功能的正确性,并且在SoC芯片的特定应用场景下,对不同组织架构的Cache设计性能进行了评估.为设计在功耗,面积,性能之间权衡取舍优化提供了重要参考.

摘要： With the continuous development of video coding standards, the amount of data processed by video codec algo-rithm is also increasing sharply. Although the parallel processing technology of multi-core architecture promote the speed of processing of video codec algorithm, it makes the memory structure becomes the bottleneck of the whole codec system. Aiming at the characteristics of video codec algorithm of the locality accessing data, the high frequency of data exchange between different algorithm, a large number of temporary internal data does not need to interact, this paper designs and implements a multi level distributed storage structure which contains private storage layer and shared storage layer. The design has been tested on the FPGA development board of the company of Xilinx, the experimental results show that the structure not only maintain the simplicity and scalability, but also can provide data access bandwidth which can up to be 9.73 GB/s, meet the needs of video codec algorithm data access.%随着视频编解码标准的不断演进,算法处理的数据量也随之剧增.多核结构并行化处理技术在提升算法计算速度的同时,使得存储结构成为了整个编解码系统性能的瓶颈.针对视频编解码算法访存的局部性、各算法之间数据交互频繁性、算法内部大量临时数据不交互性的特点,设计并实现了由私有存储层和共享存储层构成的多层次分布式存储结构.通过Xilinx公司的Virtex-6系列xc6vlx550T开发板对设计进行测试,实验结果表明,该结构在保持简洁性和可扩展性的同时,最高可提供9.73 GB/s的访存带宽,能够满足视频编解码算法数据访存的需求.

摘要： 现代计算机采用高速缓存弥补处理器和存储器之间日益增大的性能差异,因此高速缓存中数据的错误将会导致程序出错甚至系统崩溃等严重后果.然而随着摩尔定律的发展,在空间应用等苛刻计算环境中错误的复杂度越来越高,导致容错开销不断增加.本文提出一种基于数据存储特征的压缩校验策略,分析程序的数据冗余特征,针对频繁出现的全0型数据,重复值型和相邻数相近值的三种数据分别压缩.为了合理利用压缩节省的存储空间提高空间利用率,提出了支持多个标签的高速缓存结构.最后,针对压缩的数据进行校验,减小冗余信息和相应的校验位的存储空间.基于SPEC2006的模拟评测结果显示,本文设计的方案将高速缓存的命中率平均提升了5.92％,单核IPC平均提升15.1％.

摘要： 提出一种面向大规模同时多线程处理器可扩展高速缓存的动态划分方法.将文献所提的机制扩展到多体高速缓存中.线程的内存访问特征变化迅速,因此在运行时收集同时多线程的缺失率特征,依此特征在线程间划分高速缓存.实验结果显示,相对于非划分的具有标准LRU替换策略的高速缓存,本文提出的划分方法能够IPC达18.94％.

摘要： HashMap在基本字典操作中具有常数级别的平均算法时间复杂度,被大数据的检索广泛使用.提出基于C++HashMap的优化结构:Block HashMap(BHMap),旨在解决传统的HashMap在可用桶数目有限,数据重复率比较低情况下的性能瓶颈问题.优化包括三个方面:哈希函数选取,冲突解决和关键字匹配.优化核心在于冲突解决时,以链地址法为基础,提出一种高效利用高速缓存的存储结构Block List来存储冲突的数据,并且预先缓存哈希值,节省匹配时间.实验证明,BHMap相对C++标准模板库中的Map性能提升10倍以上,比unorderedmap快35倍以上.在列存储数据库分组和连接查询中,关键字的分桶、解决冲突和匹配操作也都涉及到基于哈希的技术,最终把BHMap应用到列存储数据库的查询中.

摘要： 当前是物联网快速建设的时期，成倍增长的数据汇聚即将将成为物联网发展的主要建设瓶颈，如何楚设高性能的面向海量数据的物联网空间数据交换平台是当前亟待解决的难题之一。本人从空间数据在物联网中的应用技术、高性能并行计算技术、高速缓存技术的综合利用方面阐述建设数据交换平台的一种新思路。

摘要： 本文对cache侧信道攻击技术进行介绍,总结了cache侧信道攻击的发展进程,讨论了cache侧信道攻击的主流方法及其原理,并分析总结了当前针对cache侧信道攻击的防护手段.

摘要： 本文对cache侧信道攻击技术进行介绍,总结了cache侧信道攻击的发展进程,讨论了cache侧信道攻击的主流方法及其原理,并分析总结了当前针对cache侧信道攻击的防护手段.

摘要： 本文对cache侧信道攻击技术进行介绍,总结了cache侧信道攻击的发展进程,讨论了cache侧信道攻击的主流方法及其原理,并分析总结了当前针对cache侧信道攻击的防护手段.

摘要： 本文对cache侧信道攻击技术进行介绍,总结了cache侧信道攻击的发展进程,讨论了cache侧信道攻击的主流方法及其原理,并分析总结了当前针对cache侧信道攻击的防护手段.

摘要： 随着半导体工艺的进步,片上存储器的设计容量和复杂度日益增加,传统的功能验证方法面临着验证正确性、效率、完备性等方面挑战.采用基于System Verilog Assertions的方法对全局Cache进行形式化验证.利用形式化验证工具Incisive Formal Verifier自动产生符合约束的激励后,对测试表达式进行实时监控、检测,并在断言违反处报错、给出反例波形.通过形式化验证和传统验证的对比实验,得到在模块级层次上形式化验证的模拟效率总体高于传统验证的结论.

摘要： 随着半导体工艺的进步,片上存储器的设计容量和复杂度日益增加,传统的功能验证方法面临着验证正确性、效率、完备性等方面挑战.采用基于System Verilog Assertions的方法对全局Cache进行形式化验证.利用形式化验证工具Incisive Formal Verifier自动产生符合约束的激励后,对测试表达式进行实时监控、检测,并在断言违反处报错、给出反例波形.通过形式化验证和传统验证的对比实验,得到在模块级层次上形式化验证的模拟效率总体高于传统验证的结论.

摘要： 随着半导体工艺的进步,片上存储器的设计容量和复杂度日益增加,传统的功能验证方法面临着验证正确性、效率、完备性等方面挑战.采用基于System Verilog Assertions的方法对全局Cache进行形式化验证.利用形式化验证工具Incisive Formal Verifier自动产生符合约束的激励后,对测试表达式进行实时监控、检测,并在断言违反处报错、给出反例波形.通过形式化验证和传统验证的对比实验,得到在模块级层次上形式化验证的模拟效率总体高于传统验证的结论.

摘要： 高速缓冲存储器系统包括使用搜索地址共同进行搜索的主高速缓存器和溢出高速缓存器。溢出高速缓存器用作主高速缓存器所用的驱逐阵列。使用搜索地址的位来对主高速缓存器进行寻址，并且利用应用于搜索地址的位的散列函数所生成的散列索引来对溢出高速缓存器进行寻址。散列函数用于使从主高速缓存器所驱逐的丢弃者分散至溢出高速缓存器的不同组，从而提高整体高速缓存利用率。可以包括用以进行散列函数的散列生成器。可以包括用以存储主高速缓存器中的有效条目的散列索引的散列表。高速缓冲存储器系统可用于实现微处理器所用的转译后备缓冲器。

摘要： 高速缓冲存储器系统包括使用搜索地址共同进行搜索的主高速缓存器和溢出高速缓存器。溢出高速缓存器作为主高速缓存器所用的驱逐阵列进行工作。使用搜索地址的位来对主高速缓存器进行寻址，并且溢出高速缓存器被配置为FIFO缓冲器。高速缓冲存储器系统可用于实现微处理器所用的转译后备缓冲器。

摘要： 本发明的一个实施例包括用于在图形系统中适应性定制高速缓存像素块大小的技术。与图形系统相关联的设备驱动程序将与高速缓存像素块相关联的高速缓存像素块大小设置为第一大小。检测从包括第一渲染目标集的第一渲染目标配置到包括第二渲染目标集的第二渲染目标配置的改变。设备驱动程序基于第二渲染目标配置将高速缓存像素块大小设置为第二大小。所公开的方法的一个优点是高速缓存像素块大小被适应性定制，导致较少高速缓存像素块用于较不复杂的渲染目标配置。适应性定制高速缓存像素块大小产生更高效的处理器利用率和降低的能力要求。另外，统一的L2高速缓存像素块允许高速缓存存储器在高速缓存像素块数据和其他数据之间的动态分区。

摘要： 提供了一种计算机程序产品、系统和方法，用于存储设备的第一高速缓存和第二高速缓存中的轨道的高速缓存管理。第一高速缓存保持存储设备中的受输入/输出（I/O）请求支配的已修改轨道和未修改轨道。已修改轨道和未修改轨道被从第一高速缓存降级。从第一高速缓存降级的已修改轨道和未修改轨道被提升到第二高速缓存。从第二高速缓存降级的未修改轨道被丢弃。第二高速缓存中的在存储设备上的邻近物理位置处的已修改轨道被分组，并且已分组的已修改轨道从第二高速缓存降级到存储设备。

摘要： 一种高速缓存系统，其具有：第一高速缓存；第二高速缓存；和逻辑电路，其耦合以根据处理器的执行类型控制所述第一高速缓存和所述第二高速缓存。当处理器的执行类型为指示对指令的非推测性执行的第一类型且所述第一高速缓存配置成服务于来自命令总线的用于存取存储器系统的命令时，所述逻辑电路配置成将高速缓存于所述第一高速缓存中的内容的一部分复制到所述第二高速缓存。所述高速缓存系统可包含可配置数据位。所述逻辑电路可耦合以根据所述位控制所述高速缓存。替代地，所述高速缓存可包含高速缓存集合。所述高速缓存还可包含分别与所述高速缓存集合相关联的寄存器。所述逻辑电路可耦合以根据所述寄存器控制所述高速缓存集合。

摘要： 提供了一种计算机程序产品、系统和方法，用于使用高速缓存中的轨道的高速缓存控制块中的轨道格式代码来处理对高速缓存中的轨道的读和写请求。轨道格式表将轨道格式代码与轨道格式元数据相关联。确定该轨道格式表是否具有与被送入高速缓存的轨道的轨道格式元数据相匹配的轨道格式元数据。确定来自该轨道格式表的用于该轨道格式表中的轨道格式元数据的轨道格式代码是否与被送入的轨道的轨道格式元数据相匹配。当轨道格式表具有匹配的轨道格式元数据时，生成包括所确定的轨道格式代码的用于被添加到高速缓存的轨道的高速缓存控制块。

摘要： 本发明提供使用动态随机存取存储器DRAM高速缓存指示符高速缓存存储器以提供可扩展DRAM高速缓存管理。在一个方面中，提供DRAM高速缓存管理电路以管理对高带宽存储器中的DRAM高速缓存存储器的存取。所述DRAM高速缓存管理电路包括DRAM高速缓存指示符高速缓存存储器，其存储从系统存储器DRAM中的主控表读取并含有DRAM高速缓存指示符的主控表项。所述DRAM高速缓存指示符使得所述DRAM高速缓存管理电路能够确定所述系统存储器DRAM中的存储器行是否在高带宽存储器的所述DRAM高速缓存存储器中被高速缓存，且如果是，那么确定所述存储器行被存储在所述DRAM高速缓存存储器的哪一路中。基于所述DRAM高速缓存指示符高速缓存存储器，所述DRAM高速缓存管理电路可确定是否采用所述DRAM高速缓存存储器及/或所述系统存储器DRAM而以优化方式执行存储器存取操作。

摘要： 本发明揭示基于专用高速缓存组中的竞争性专用预取策略进行自适应性高速缓存预取以减少高速缓存污染。在一个方面中，提供用于将数据预取到高速缓存中的自适应性高速缓存预取电路。自适应性高速缓存预取电路经配置以基于应用于高速缓存中的专用高速缓存组的竞争性专用预取策略而确定哪个预取策略用作替换策略。各专用高速缓存组具有用作给定专用高速缓存组的替换策略的相关联专用预取策略。自适应性高速缓存预取电路跟踪存取专用高速缓存组中的每一者的高速缓存未中。自适应性高速缓存预取电路可经配置以使用引发其相应专用高速缓存组的较少高速缓存未中的专用预取策略而将预取策略应用到高速缓存中的其它追随者(即，非专用)高速缓存组，以减少高速缓存污染。

摘要： 高速缓冲存储器系统包括使用搜索地址共同进行搜索的主高速缓存器和溢出高速缓存器。溢出高速缓存器作为主高速缓存器所用的驱逐阵列进行工作。使用搜索地址的位来对主高速缓存器进行寻址，并且溢出高速缓存器被配置为FIFO缓冲器。高速缓冲存储器系统可用于实现微处理器所用的转译后备缓冲器。

摘要： 高速缓冲存储器系统包括使用搜索地址共同进行搜索的主高速缓存器和溢出高速缓存器。溢出高速缓存器用作主高速缓存器所用的驱逐阵列。使用搜索地址的位来对主高速缓存器进行寻址，并且利用应用于搜索地址的位的散列函数所生成的散列索引来对溢出高速缓存器进行寻址。散列函数用于使从主高速缓存器所驱逐的丢弃者分散至溢出高速缓存器的不同组，从而提高整体高速缓存利用率。可以包括用以进行散列函数的散列生成器。可以包括用以存储主高速缓存器中的有效条目的散列索引的散列表。高速缓冲存储器系统可用于实现微处理器所用的转译后备缓冲器。