现场可编程门阵列

摘要： 现场可编程门阵列(FPGA)被广泛应用于卷积神经网络(CNN)的硬件加速中。为优化加速器性能,Qu等人(2021)提出了一种3维可变换的CNN加速结构,但该结构使得并行度探索空间爆炸增长,搜索最优并行度的时间开销激增,严重降低了加速器实现的可行性。为此该文提出一种细粒度迭代优化的并行度搜索算法,该算法通过多轮迭代的数据筛选,高效地排除冗余的并行度方案,压缩了超过99%的搜索空间。同时算法采用剪枝操作删减无效的计算分支,成功地将计算所需时长从106 h量级减少到10 s内。该算法可适用于不同规格型号的FPGA芯片,其搜索得到的最优并行度方案性能突出,可在不同芯片上实现平均(R1,R2)达(0.957,0.962)的卓越计算资源利用率。

摘要： 模块化多电平换流器(MMC)中数以千计的子模块(SM)给控制器计算带来很大负担。海量数据采集、复杂控制计算以及不同控制器间通信等因素导致整个控制链路延时较长,恶化系统动态特性,甚至导致并网后系统不稳定。设计了一种基于现场可编程门阵列(FPGA)的集成控制器,在单块FPGA板卡中实现MMC的全部控制策略。控制器充分发挥FPGA的并行特性,每种控制模块尽可能采用并行设计,并将相互独立的控制模块并行执行,以提高控制器的计算速度。基于RTDS平台进行了硬件在环实验,对所开发控制器进行功能验证。结果表明:所开发控制器链路延时短,响应速度快,可用于控制策略开发测试、控制参数调试等领域。

摘要： 为了实现低成本的现场可编程门阵列(Field-Programmable Gate Array,FPGA)程序加载,提出了一种基于STM32F407的FPGA动态加载系统。该系统将Vivado编译生成的二进制(binary,bin)文件,通过网络通信,采用用户数据报协议(User Datagram Protocol,UDP)报文格式,分包传输给STM32F407,并由其通过串行外设接口(Serial Peripheral Interface,SPI)写入到SPI Flash中,再控制FPGA芯片加载程序。实测结果表明:基于STM32F407的FPGA动态加载系统工作稳定、数据传输可靠,能够满足系统设计需求。

摘要： 在基于格的后量子密码中,多项式乘法运算复杂且耗时,为提高格密码在实际应用中的运算效率,提出了一种后量子密码CRYSTALS-Kyber的FPGA多路并行优化实现。首先,描述了Kyber算法的流程,分析了NTT、INTT及CWM的执行情况。其次,给出了FPGA的整体结构,采用流水线技术设计了蝶形运算单元,并以Barrett模约简和CWM调度优化,提高了计算效率。同时,放置32个蝶形运算单元并行执行,缩短了整体计算周期。最后,对多RAM通道进行了存储优化,以数据的交替存取控制和RAM资源复用,提高了访存效率。此外,采用松耦合架构,以DMA通信实现了整体运算的调度。实验结果和分析表明,所提方案可在44、49、163个时钟周期内完成NTT、INTT及CWM运算,优于其他方案,具有较高的能效比。

摘要： 针对传统数字电子技术教学中面临的方法繁琐、知识陈旧、学生学习兴趣不高等问题,将新型数字电子技术FPGA引入到数字电子技术的实验教学中。通过设计一个分频实验,采用传统数字电子技术实验箱和新型FPGA开发板两种方式来完成,展现不同实验方式的相似之处与差异。丰富了实验教学手段,有助于促进学生对知识点的掌握,提高学生学习数字电子技术的热情,实现更好的教学效果。

摘要： 卫星上常用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)器件易受到空间环境中高能粒子辐射发生单粒子翻转,从而可能导致电路出现故障,引起卫星无法正常工作。针对此问题,文章采取的抗单粒子翻转方法是通过FPGA的内部访问接口(ICAP),对配置数据进行回读刷新,并使用纠错能力更强的RM(2,5)码来替代常用的FRAME_ECC纠错码,最高可以支持对3个比特位的翻转进行检错纠错,进一步提高了系统的纠错能力。除此外,还对刷新控制电路部分进行三模冗余加固处理,降低了刷新控制电路出现单粒子翻转的可能性。并且对冗余模块增加错误判断,可及时识别冗余部分是否发生单粒子翻转,避免由于错误累积可能导致多个冗余模块发生故障的现象。通过以上措施的改进,提高了系统的可靠性。同时在布局布线过程中,将待刷新电路与刷新控制电路进行分布式布局,使得对待刷新电路帧地址的确定更加方便。最后,通过实验仿真论证了改进后的内部刷新系统容错率是传统内部刷新系统的2.56倍。

摘要： 遥感图像目标实时检测是遥感应用领域的关键技术问题之一。深度神经网络遥感图像目标检测准确率高,但此类网络通常结构复杂、参数多、计算量大,对计算资源和存储的需求较高,设计轻量化软硬件系统实现星载边缘端部署较为困难。针对上述问题,文章提出了一种基于多处理器片上系统(MPSoC)现场可编程门阵列(FPGA)的遥感图像目标检测算法硬件加速方案。首先研究了适合星载边缘端部署的目标检测算法;然后设计了深度卷积神经网络并行加速计算结构和引擎,采用有限精度运算实现网络参数,使其数字量减少了75%,显著降低了计算和存储开销;最后基于MPSoC FPGA处理器实现了飞机目标检测的原型演示验证系统。实验结果表明,文章提出的遥感图像目标检测系统方案的目标检测精度可达92%以上;与基于嵌入式CPU、CPU、GPU的方案相比,单帧图像推理时间从100s、1000ms、100ms缩短至10ms级,可以满足遥感图像目标检测实时处理要求,具有一定的工程应用价值。

摘要： 本文基于一类半导体测量仪器为背景进行开发,研究了PCI总线数据传输系统,在测量电路和主机间完成了双向数据的传输。通过分析PCI9054接口类型的控制器,实现了在现场可编程门阵列单元器件的内部,测试并且完成了本地设备的总线接口类型的电路,译码器装置、FIFO存储器等电路单元的开发。随后实际运行了基于VisualC++语言编写的具有测试功能的程序软件,验证了此数据传输系统可正确、高效地实现数据传输的功能。

摘要： 深度卷积神经网络(CNN)模型中卷积层和全连接层包含大量卷积操作,导致网络规模、参数量和计算量大幅增加,部署于CPU/GPU平台时存在并行计算性能差和不适用于移动设备环境的问题,需要对卷积参数做量化处理并结合硬件进行加速设计。现场可编程门阵列(FPGA)可满足CNN并行计算和低功耗的需求,并具有高度的灵活性,因此,基于FPGA设计CNN量化方法及其加速系统。提出一种通用的动态定点量化方法,同时对网络的各个层级进行不同精度的量化,以减少网络准确率损失和网络参数的存储需求。在此基础上,针对量化后的CNN设计专用加速器及其片上系统,加速网络的前向推理计算。使用ImageNet ILSVRC2012数据集,基于VGG-16与ResNet-50网络对所设计的量化方法和加速系统进行性能验证。实验结果显示,量化后VGG-16与ResNet-50的网络规模仅为原来的13.8%和24.8%,而Top-1准确率损失均在1%以内,表明量化方法效果显著,同时,加速系统在运行VGG-16时,加速效果优于其他3种FPGA实现的加速系统,峰值性能达到614.4 GOPs,最高提升4.5倍,能耗比达到113.99 GOPs/W,最高提升4.7倍。

摘要： 宇宙线缪子成像方法是一种对物质密度敏感的高分辨率、高精度被动源探测技术,无须原位测量,有望成为火星和小行星浅表和内部物质结构成分研究的新兴深空探测手段。鉴于气体探测器、核乳胶探测器使用条件的局限性,设计一种适用于深空探测的多通道读出的塑料闪烁体阵列式缪子探测器,可实现对多路探测器缪子信号的采集。搭建探测器测试系统,在实验室条件下进行天然缪子探测实验,对探测到的缪子数据进行天顶角和方位角分析,结果显示缪子径迹随角度分布与理论预期符合很好,初步验证了探测器系统设计的合理性。

摘要： 针对目前星上遥感图像实时处理只能实现低级别算法的情况,提出了基于现场可编程门阵列(fieldprogrammable gate array,FPGA)的P-H法星上相对姿态实时解算模型.该模型不仅避免了传统基于欧拉角的复杂三角函数计算与初值估算,还降低了迭代次数.试验选用FPGA(V7xc7vx1140t)作为实时解算的硬件平台.在FPGA实现中,采用64位的浮点数据结构和串行/并行相结合策略;并采用LU(Lower-Upper)分解-分块算法实现矩阵求逆.试验结果表明,该模型的迭代次数比基于欧拉角的少了13次.该模型在FPGA和计算机的实现结果相差仅为5.0×10-14,加速度比为10.另外,该模型可广泛适用于实时性要求高的图像处理领域.

摘要： 作为数字信号处理重要组成部分的数字滤波器,随着近几年来数字信号处理技术和相关芯片的长足发展,发挥着越来越重要的作用.因此,在分析自适应滤波器理论和LMS算法的基础上,针对自适应陷波滤波器,基于LMS自适应算法,提出了一种FPGA的设计和实现方法.该方法通过采用模块化和并行计算的设计,结合符号LMS自适应算法与频域变化法,能够设计并实现具备工频干扰频率实时追踪和滤除的自适应陷波滤波器.经过Matlab、Modelsim仿真及实验测试,设计出的自适应陷波滤波器能够实时获取工频干扰信号的特征频率,且能对其进行有效滤除,不会对有用信号造成影响.因此具有较强的滤波能力和可靠性,能为相关自适应滤波器的设计与FPGA的实现提供参考.

摘要： 作为数字信号处理重要组成部分的数字滤波器,随着近几年来数字信号处理技术和相关芯片的长足发展,发挥着越来越重要的作用.因此,在分析自适应滤波器理论和LMS算法的基础上,针对自适应陷波滤波器,基于LMS自适应算法,提出了一种FPGA的设计和实现方法.该方法通过采用模块化和并行计算的设计,结合符号LMS自适应算法与频域变化法,能够设计并实现具备工频干扰频率实时追踪和滤除的自适应陷波滤波器.经过Matlab、Modelsim仿真及实验测试,设计出的自适应陷波滤波器能够实时获取工频干扰信号的特征频率,且能对其进行有效滤除,不会对有用信号造成影响.因此具有较强的滤波能力和可靠性,能为相关自适应滤波器的设计与FPGA的实现提供参考.

摘要： 作为数字信号处理重要组成部分的数字滤波器,随着近几年来数字信号处理技术和相关芯片的长足发展,发挥着越来越重要的作用.因此,在分析自适应滤波器理论和LMS算法的基础上,针对自适应陷波滤波器,基于LMS自适应算法,提出了一种FPGA的设计和实现方法.该方法通过采用模块化和并行计算的设计,结合符号LMS自适应算法与频域变化法,能够设计并实现具备工频干扰频率实时追踪和滤除的自适应陷波滤波器.经过Matlab、Modelsim仿真及实验测试,设计出的自适应陷波滤波器能够实时获取工频干扰信号的特征频率,且能对其进行有效滤除,不会对有用信号造成影响.因此具有较强的滤波能力和可靠性,能为相关自适应滤波器的设计与FPGA的实现提供参考.

摘要： 作为数字信号处理重要组成部分的数字滤波器,随着近几年来数字信号处理技术和相关芯片的长足发展,发挥着越来越重要的作用.因此,在分析自适应滤波器理论和LMS算法的基础上,针对自适应陷波滤波器,基于LMS自适应算法,提出了一种FPGA的设计和实现方法.该方法通过采用模块化和并行计算的设计,结合符号LMS自适应算法与频域变化法,能够设计并实现具备工频干扰频率实时追踪和滤除的自适应陷波滤波器.经过Matlab、Modelsim仿真及实验测试,设计出的自适应陷波滤波器能够实时获取工频干扰信号的特征频率,且能对其进行有效滤除,不会对有用信号造成影响.因此具有较强的滤波能力和可靠性,能为相关自适应滤波器的设计与FPGA的实现提供参考.

摘要： 在实现深海海流计国产化的技术中,信号处理机硬件平台设计非常关键.文章介绍的平台采用FPGA+MSP430架构形式,充分利用FPGA在信号处理领域中的性能优势及MSP430的低功耗特性,采用软硬件协同设计方式,达到了高处理能力、低功耗的目的.经实验室及湖试验证,该系统测速精度高、性能稳定可靠,满足设计需求.该硬件平台的设计对其他海洋设备的研制有一定的参考价值.

摘要： 在实现深海海流计国产化的技术中,信号处理机硬件平台设计非常关键.文章介绍的平台采用FPGA+MSP430架构形式,充分利用FPGA在信号处理领域中的性能优势及MSP430的低功耗特性,采用软硬件协同设计方式,达到了高处理能力、低功耗的目的.经实验室及湖试验证,该系统测速精度高、性能稳定可靠,满足设计需求.该硬件平台的设计对其他海洋设备的研制有一定的参考价值.

摘要： 在实现深海海流计国产化的技术中,信号处理机硬件平台设计非常关键.文章介绍的平台采用FPGA+MSP430架构形式,充分利用FPGA在信号处理领域中的性能优势及MSP430的低功耗特性,采用软硬件协同设计方式,达到了高处理能力、低功耗的目的.经实验室及湖试验证,该系统测速精度高、性能稳定可靠,满足设计需求.该硬件平台的设计对其他海洋设备的研制有一定的参考价值.

摘要： 在实现深海海流计国产化的技术中,信号处理机硬件平台设计非常关键.文章介绍的平台采用FPGA+MSP430架构形式,充分利用FPGA在信号处理领域中的性能优势及MSP430的低功耗特性,采用软硬件协同设计方式,达到了高处理能力、低功耗的目的.经实验室及湖试验证,该系统测速精度高、性能稳定可靠,满足设计需求.该硬件平台的设计对其他海洋设备的研制有一定的参考价值.

摘要： 在实现深海海流计国产化的技术中,信号处理机硬件平台设计非常关键.文章介绍的平台采用FPGA+MSP430架构形式,充分利用FPGA在信号处理领域中的性能优势及MSP430的低功耗特性,采用软硬件协同设计方式,达到了高处理能力、低功耗的目的.经实验室及湖试验证,该系统测速精度高、性能稳定可靠,满足设计需求.该硬件平台的设计对其他海洋设备的研制有一定的参考价值.

摘要： 本发明公开了一种液晶显示的可编程门阵列测试板和可编程门阵列测试系统，可编程门阵列测试板是基于ARM内核，搭配可编程门阵列的液晶显示测试系统，包括PCB测试板和设置在所述PCB测试板上的液晶显示主板安装位；所述PCB测试板上还搭配可编程门阵列匹配芯片和ARM内核芯片，所述可编程门阵列匹配芯片各输入管脚分别与所述ARM内核芯片连接，所述可编程门阵列匹配芯片各输出管脚通过电路与所述液晶显示主板安装位连接；并且，所述可编程门阵列匹配芯片与所述液晶显示主板安装位之间还设置短路隔离电路，可编程门阵列测试系统包括编程门阵列测试板和液晶显示模组。本发明成本低、测试效率高、方便使用，兼容性强，测试安全可靠。

摘要： 本发明包括一种可编程互连单元开关电路结构(10)，所述结构具有：一控制栅极电位节点；一第一浮动栅极闪存晶体管(20)，其具有一漏极、一源极、一浮动栅极及一连接至所述控制栅极电位节点的控制栅极；及一第二浮动栅极闪存晶体管(30)，其具有一连接至一第一编程节点的漏极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶体管(20)的所述浮动栅极的浮动栅极及一连接至所述控制栅极电位节点的控制栅极，由此，在所述编程操作期间，所述第一浮动栅极闪存晶体管(20)的所述源极或所述漏极需要连接到所述单元外面来接地。

摘要： 本发明公开了一种液晶显示的可编程门阵列测试板和可编程门阵列测试系统，可编程门阵列测试板是基于ARM内核，搭配可编程门阵列的液晶显示测试系统，包括PCB测试板和设置在所述PCB测试板上的液晶显示主板安装位；所述PCB测试板上还搭配可编程门阵列匹配芯片和ARM内核芯片，所述可编程门阵列匹配芯片各输入管脚分别与所述ARM内核芯片连接，所述可编程门阵列匹配芯片各输出管脚通过电路与所述液晶显示主板安装位连接；并且，所述可编程门阵列匹配芯片与所述液晶显示主板安装位之间还设置短路隔离电路，可编程门阵列测试系统包括编程门阵列测试板和液晶显示模组。本发明成本低、测试效率高、方便使用，兼容性强，测试安全可靠。

摘要： 本实用新型涉及一种可编程逻辑门阵列的I2C接口配置电路，包括用于将I2C主机发送的串行信号转换为并行信号和将并行信号转换为I2C总线串行信号传输给I2C主机的从机单元、用于将I2C从机单元转化的并行信号转换为配置数据流的I2C配置单元和将回读数据流转换为并行数据并输出到所述从机单元的I2C回读单元；所述I2C配置单元和所述I2C回读单元分别连接在所述从机单元与所述FPGA配置接口电路之间；所述并行信号为8位并行信号。本实用新型还涉及一种可编程逻辑门阵列。实施本实用新型的可编程逻辑门阵列的I2C配置电路及其可编程逻辑门阵列，具有以下有益效果：不需要专用的配置接口、成本低、较易集成。

摘要： 一种配置现场可编程门阵列的装置及方法、现场可编程门阵列。该配置现场可编程门阵列的装置包括协议控制器和数据分发器，协议控制器配置为按照数据传输协议读取初始数据，由初始数据转换得到存储数据和与存储数据对应的数据存储地址，并输出存储数据和数据存储地址；数据分发器与协议控制器连接，配置为接收存储数据和数据存储地址，并根据数据存储地址分发存储数据至对应于数据存储地址的至少一个存储单元存储。该装置提高对现场可编程门阵列进行系统级验证的效率。

摘要： 本发明提供了一种基于DW8051核的现场可编程门阵列片上可编程系统，该片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位产生两个模块。本发明的片上可编程系统由于内部集成了DW8051核，提高了此控制系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

摘要： 一种配置现场可编程门阵列的装置及方法、现场可编程门阵列。该配置现场可编程门阵列的装置包括协议控制器和数据分发器，协议控制器配置为按照数据传输协议读取初始数据，由初始数据转换得到存储数据和与存储数据对应的数据存储地址，并输出存储数据和数据存储地址；数据分发器与协议控制器连接，配置为接收存储数据和数据存储地址，并根据数据存储地址分发存储数据至对应于数据存储地址的至少一个存储单元存储。该装置提高对现场可编程门阵列进行系统级验证的效率。

摘要： 本发明涉及一种用于调试可编程芯片的装置及现场可编程门阵列芯片，装置包括：与所述可编程芯片外部的调试主机相连的物理层、译码操作模块、编码操作模块、命令操作模块及用于为所述命令操作模块提供获取信号状态信息的接口的调试接口。现场可编程门阵列芯片包括上述用于调试可编程芯片的装置及调试接口。本发明还涉及一种复杂可编程逻辑器件芯片，包括上述用于调试可编程芯片的装置及调试接口。上述方案中，用于调试可编程芯片的装置结构简单，且无需耗费硬件资源，大大降低了复杂度，便于在低端可编程芯片中实现，大大提高了调试装置的通用性。

摘要： 本发明提供了一种基于DW8051核的现场可编程门阵列片上可编程系统，该片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位产生两个模块。本发明的片上可编程系统由于内部集成了DW8051核，提高了此控制系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

摘要： 本实用新型公开涉及一种现场可编程门阵列的设备和现场可编程门阵列；本实用新型提供一种现场可编程门阵列，包括用于接收配置升级信号的接收模块，及连接接收模块、用于保存当前的运行时刻T1环境数据的保存模块，及连接保存模块、用于复位现场可编程门阵列的复位模块，及连接复位模块、用于更新当前配置的配置模块，及连接配置模块、用于将当前的运行时刻T2环境数据恢复为保存的运行时刻T1环境数据的恢复模块，实现了在更新当前配置后恢复复位前的运行的环境数据，从而实现了在不中断业务的情况下对现场可编程门阵列进行升级。