时间数字转换器

摘要： 采用Xilinx公司的Kintex-7内部的进位链,实现了时间数字转换器(Time to Digital Converter,TDC)。采用码密度校准方法 对TDC进行逐位校准,标定了TDC的码宽。码密度校准过程中发现,不同的进位链抽头位置会导致TDC的码宽不同、非线性不同,研究了2抽头、 4抽头方式下的TDC的码宽和非线性,在“0tap+3tap”的2抽头方式下,TDC可以获得较好的线性,时间分辨率为25 ps(对应最低有效位(Least Significant Bit,LSB)),微分非线性范围为-0.84~3.1 LSB,积分非线性范围为-5.2~2.2 LSB。

摘要： 时间测量技术在激光测距、粒子鉴别、放射性核医学工程等领域中都有重要应用。本设计采用基于Altera公司的FPGA EP3C55F484C6结合时间内插技术来实现较高精度的时间数字转换器(Time-to-Digital Converter,TDC)。通过结合上位机,实现单次测量一个Start脉冲对应的多个Stop脉冲的个数可调,可以解决一次测量中有多个待测目标时需反复多次测量的问题。经过测试,设计分辨率可以达到90.08 ps,测量精度可以达到33.54 ps,积分非线性INL范围是(-0.34 LSB~+0.27 LSB),微分非线性DNL范围是(-0.28 LSB~+0.31 LSB)。

摘要： 模数转换器(ADC)作为连接模拟世界和数字世界的桥梁,在工业界和学术界一直发挥着重要的作用,然而实现高性能、低成本的ADC一直以来都是业界的一个难点。提出一种基于现场可编程门阵列(FPGA)实现高性能ADC的方法,主要方法是利用FPGA的差分输入作为比较器,一端外接电阻和比较器的寄生电容构成RC电路,通过充放电产生参考电压,另一端作为模拟信号的输入与参考电压进行比较,最后通过构建时间数字转换器(TDC)测量输入信号和参考电压相等的时刻再根据参考电压与充放电时间的关系从而实现模拟信号到数字信号的转换。实验结果表明该ADC采样率可达800 MSa/s,量程为0.45~1.35 V,有效位为6.1位,积分线性度(DNL)为-0.93~0.94 LSB,微分线性度(INL)为-0.78~0.83 LSB,能够满足大部分应用需求并且展示出良好的可扩展性。

摘要： 在对时间间隔进行高精度测量的方法中,设计基于现场变成逻辑门阵列(FPGA)的时间数字转换器是最常见的。本文讨论基于FPGA的TDC设计,设计方法采用将系统分为“粗”测量模块和“细”测量模块的方式。“粗”测量模块的原理是运用直接计数法,“细”测量模块巧妙运用了FPGA内部的快速加法进位链并结合内插法实现。设计基于实际项目需要主要解决TDC在FPGA中占用资源量过大,导致资源分配困难的问题,通过改进进位链的信号传输方式结合程序设计实现。

摘要： 针对已有的电力、通信等授时系统精度较低的问题,设计了一种基于TDC和ARM的高精度北斗授时系统.该系统以STM32F2xx/STM32F4xx芯片作为核心信号处理器,对比标准1PPS与1PPS的相位差,结合TDC对时间延时的高精度测量技术,采用PID算法调整本地OCXO压控值,使OCXO输出稳定的时钟频率,进而达到高精度授时目的.目前,北斗接收机授时精度一般优于50ns,而授时精度低于20ns即达到高精度授时标准.实验结果表明,该方法授时精度能达到13ns,能够实现北斗高精度授时.

摘要： 采用开-闭环结合模式的全数字延迟锁相环(ADDLL)兼具快速锁定优势和动态跟踪能力.将相位转换技术应用在一种具有双精度延迟线的开-闭环结合ADDLL中,可将其延迟链中的延迟单元数量减少一半,并减少时间数字转换器所需的触发器个数.运用中芯国际55 nm工艺的仿真结果表明,在1.25 GHz工作频率下,提出的结构仅需10个周期就能实现快速开环锁定.同时,该结构还可在闭环模式下实现对相位锁定的动态跟踪保持,测得的输出峰-峰值抖动仅为1.05 ps.

摘要： cqvip:该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit,LSB)为24.9 ps,微分非线性为(–0.84~3.1)LSB,积分非线性为(–5.0~2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

摘要： 数字相控阵雷达的同步问题在雷达阵面设计中是一个关键性的问题,其雷达天线阵面集成了模数变换器阵列和数模变换器阵列及数字信号预处理阵列,数字阵列工作时钟的频率高低和阵面规模是决定同步难度的关键性指标;论述了大规模阵列的数字同步精度指标需求,同步难点如基准时钟、工作时钟、同步时钟等信号的时序偏斜及抖动约束条件分析;文章创新性地采用了解决问题的技术途径:分布式频率源、同步时钟分配网络、同步实时监控及主动调整等关键技术,达到了精确同步的效果,进而实现了高采样率下的数字阵列雷达同步.

摘要： 针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,设计了一款基于ZYNQ-7000 SoC平台的全数字多路脉冲延时系统.介绍了该系统各功能模块,并重点从时间数字转换器(TDC)、多路脉冲输出及ARM核控制三个模块进行分析设计.详细阐述了TDC模块抽头延时法原理及高精度进位链的构造;采用粗延时和细延时结合设计多路脉冲输出模块,有效提高信号的延时精度和范围,且模块化设计提高了通道数目的可扩展性;阐述ARM核控制流程,实现了响应快、稳定性高的控制.最后对系统进行了仿真验证,固化后在器件上进行了实测.实验结果表明,系统能够对外部触发信号实现多路延时输出,信号脉冲宽度1200 ns,幅值1.8 V,延时步进1 ns,延时调节范围0～4.29 s,输出误差低于1 ns.

摘要： 时间相关单光子计数(TCSPC)是荧光检测在现代荧光寿命测定中常用的方法,TCSPC中单光子计时器常常采用时间/数字转换器(TDC)来实现.针对时间分辨率指标,研究近20年来时间数字转换器构架的发展情况.对不同TDC构架的优缺点进行深入分析后,列表总结了各种架构的性能指标.提出TDC待突破的重点、难点及其未来的发展趋势.

摘要： 时间频率计量已经成为其他物理量准确计量的基础。其它物理量的测量也被转化成时间量进行,以提高这些量的精度。因此,高精度时间数字转换器TDC在测量领域中具有较好的应用前景。基于FPGA技术,利用高分辨率时间数字转换器TDC芯片,设计出了一种高精度时间间隔测量系统,该系统可以工作在不同模式及分辨率,也可以进行不同通道的选择,最多可以达到8个测量通道。测量结果显示,该测量系统可以达到18.6ps的精度。

摘要： 为宇宙射线缪子(μ子)测量实验设计了基于FPGA的高精度时间数字转换器(TDC),结合TDC测量值与GPS提供的标准时间(UTC)精确记录了粒子事件的时间信息.TDC采用粗计数+细时间测量相结合的方式,用计数器实现动态范围大于1s的粗时间测量;使用FPGA加法进位延时链构建时间内插完成了细时间测量,并借助wave-Union与bin-brbin方法提高时间分辨并改善非线性.实验室测试双边沿TDC的时间分辨为16.68ps,时间测量精度(RMS)好于45ps.测量结果表明,该TDC满足脉冲前沿时间甄别要求.

摘要： 高精度的时间-数字转换器在航空航天领域得到了广泛的应用,基于FPGA进位链的TDC测量技术克服了同轴电缆测量精度差难以满足超短时间测量的缺点.本文介绍了TDC原理和方法,设计了基于FPGA进位链的TDC测量系统,实物测试结果表明系统可实现80ps超短时间测量,满足设计要求.

摘要： 高精度的时间-数字转换器在航空航天领域得到了广泛的应用,基于FPGA进位链的TDC测量技术克服了同轴电缆测量精度差难以满足超短时间测量的缺点.本文介绍了TDC原理和方法,设计了基于FPGA进位链的TDC测量系统,实物测试结果表明系统可实现80ps超短时间测量,满足设计要求.

摘要： 高精度的时间-数字转换器在航空航天领域得到了广泛的应用,基于FPGA进位链的TDC测量技术克服了同轴电缆测量精度差难以满足超短时间测量的缺点.本文介绍了TDC原理和方法,设计了基于FPGA进位链的TDC测量系统,实物测试结果表明系统可实现80ps超短时间测量,满足设计要求.

摘要： 高精度的时间-数字转换器在航空航天领域得到了广泛的应用,基于FPGA进位链的TDC测量技术克服了同轴电缆测量精度差难以满足超短时间测量的缺点.本文介绍了TDC原理和方法,设计了基于FPGA进位链的TDC测量系统,实物测试结果表明系统可实现80ps超短时间测量,满足设计要求.

摘要： 高精度的时间-数字转换器在航空航天领域得到了广泛的应用,基于FPGA进位链的TDC测量技术克服了同轴电缆测量精度差难以满足超短时间测量的缺点.本文介绍了TDC原理和方法,设计了基于FPGA进位链的TDC测量系统,实物测试结果表明系统可实现80ps超短时间测量,满足设计要求.

摘要： 本位讨论了时间-数字转换器实现原理.讨论了时间间隔误差的定义及其在同步系统分析中的重要性.从提高测量动态范围和分辨率两方面,讨论了时间-数字转换器在时间间隔误差测量中的应用方法.

摘要： 本位讨论了时间-数字转换器实现原理.讨论了时间间隔误差的定义及其在同步系统分析中的重要性.从提高测量动态范围和分辨率两方面,讨论了时间-数字转换器在时间间隔误差测量中的应用方法.

摘要： 本位讨论了时间-数字转换器实现原理.讨论了时间间隔误差的定义及其在同步系统分析中的重要性.从提高测量动态范围和分辨率两方面,讨论了时间-数字转换器在时间间隔误差测量中的应用方法.

摘要： 本发明实施例提供了一种时间‑数字转换器系统，该系统具有至少一个时间‑数字转换器，该时间‑数字转换器包括：振荡器(RO、RO1、RO2)，尤其是环形振荡器；计数器，由振荡器驱动；评估块，连接至计数器并且被配置为确定与开始信号和停止信号相关的时间差；以及直方图块(HIST、HIST1、HIST2)，具有多个区间，用于记录与时间差相关的条目。该系统能够通过利用测量时钟信号(MCLK)来操作或准备操作时间‑数字转换器系统被校准，该测量时钟信号(MCLK)定义测量间隔(TM)，提供校准时钟信号(CCLK)，其频率以预定比率高于测量时钟信号(MCLK)，将校准时钟信号(CCLK)的选定时钟沿(ph0)用作开始信号(STRT)，并且将校准时钟信号(CCLK)的后续时钟沿(ph1、ph2)用作停止信号(STP1、STP2)。评估块根据被用作开始信号(STRT)和停止信号(STP1、STP2)的校准时钟信号的相应时钟沿(ph0、ph1、ph2)，确定校准时间差。根据预定比率和校准时间差，确定与计数器的计数器步长相关联的时间测量。

摘要： 本发明实施例提供了一种时间‑数字转换器系统，该系统具有至少一个时间‑数字转换器，该时间‑数字转换器包括：振荡器(RO、RO1、RO2)，尤其是环形振荡器；计数器，由振荡器驱动；评估块，连接至计数器并且被配置为确定与开始信号和停止信号相关的时间差；以及直方图块(HIST、HIST1、HIST2)，具有多个区间，用于记录与时间差相关的条目。该系统能够通过利用测量时钟信号(MCLK)来操作或准备操作时间‑数字转换器系统被校准，该测量时钟信号(MCLK)定义测量间隔(TM)，提供校准时钟信号(CCLK)，其频率以预定比率高于测量时钟信号(MCLK)，将校准时钟信号(CCLK)的选定时钟沿(ph0)用作开始信号(STRT)，并且将校准时钟信号(CCLK)的后续时钟沿(ph1、ph2)用作停止信号(STP1、STP2)。评估块根据被用作开始信号(STRT)和停止信号(STP1、STP2)的校准时钟信号的相应时钟沿(ph0、ph1、ph2)，确定校准时间差。根据预定比率和校准时间差，确定与计数器的计数器步长相关联的时间测量。

摘要： 本发明公开了一种时间数字转换器及一种时间数字转换电路。该时间数字转换器包括计数逻辑电路和数字核心。该计数逻辑电路产生表示第一周期信号的第一沿序列的第一计数序列，以及表示第二周期信号的第二沿序列的第二计数序列。该数字核心根据该第一计数序列和该第二计数序列生成表示该第一周期信号和该第二周期信号之间的相位差的输出序列。该输出序列中的每个输出是从该第一周期信号和该第二周期信号其中一个周期信号的第一方向的一对连续沿和出现在所述一对连续沿之间的另一个周期信号中的一个单独沿产生的，其中所述输出被设置为等于具有所述一对连续沿的第一值的所述单个沿与具有所述一对连续沿的第二值的单个沿的差值的最小值。

摘要： 本发明提供一种门控环型时间数字转换器及时间数字转换方法，时间数字转换器包括：预处理模块、使能信号生成模块、快环、慢环、时间比较器模块、慢环计数器、快环计数器、慢环边缘检测模块、快环边缘检测模块、快环计数器寄存器、慢环计数器寄存器、时间比较器寄存器和复位信号处理模块。快环和慢环的延迟时间不同，两个待测信号分别在快环和慢环中传播，每经过一组延迟单元，两信号的时间间隔减小一个单元的延迟差。当终止信号追上起始信号时，根据记录的终止信号到来时起始信号在慢环中的传播圈数和终止信号追上起始信号时起始信号在慢环中的传播圈数，以及时间比较器模块输出高电平时的位置，即可计算出两个待测信号的时间间隔。

摘要： 本发明实施例提供一种时间数字转换方法及时间数字转换器，该方法包括：确定出相位超前信号与相位滞后信号；通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号；将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元；每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后输出，减小TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题。

摘要： 本发明公开了一种时间数字转换器，它包括：测量控制电路单元、精细计数接口单元、精细计数单元、粗计数单元、校准单元、内部寄存器单元和后处理单元，精细计数单元包括环形延时链、双边沿计数器、精细计数锁存器和优先级编码器；环形延时链包括位于芯片左边最上方的一组与逻辑门和位于其它位置的至少八组非逻辑门，所述这些逻辑门按口字型摆放并首尾相接。本发明还公开了一种时间数字转换的方法，由于采用了基于门延时的精细计数和基于时钟的粗计数相结合的技术，可以精确测量开始脉冲信号和停止脉冲信号之间的时间间隔，能够同时满足高精度、大量程的性能要求，并且该时间数字转换器占空间小，偏差小。

摘要： 提供了用于时间数字转换器的装置、时间数字转换的方法、制造时间数字转换器的方法和构建集成电路的方法。装置包括：延迟处理器；粗转换器和节点选择器，连接到延迟处理器，并被配置为选择延迟处理器的相邻级的相反极性的第一电压V1和第二电压V2；精细转换器，连接到粗转换器和节点选择器，并且被配置为确定与第一电压V1和第二电压V2相关的过零时刻；编码器，连接到粗转换器和节点选择器以及精细转换器，并且被配置为接收第一电压V1、第二电压V2和过零时刻，并对第一电压V1、第二电压V2和过零时刻进行编码，其中，V1是过零时刻之前的第一负电压，V2是过零时刻之后的第一正电压。

摘要： 本发明提供一种门控环型时间数字转换器及时间数字转换方法，时间数字转换器包括：预处理模块、使能信号生成模块、快环、慢环、时间比较器模块、慢环计数器、快环计数器、慢环边缘检测模块、快环边缘检测模块、快环计数器寄存器、慢环计数器寄存器、时间比较器寄存器和复位信号处理模块。快环和慢环的延迟时间不同，两个待测信号分别在快环和慢环中传播，每经过一组延迟单元，两信号的时间间隔减小一个单元的延迟差。当终止信号追上起始信号时，根据记录的终止信号到来时起始信号在慢环中的传播圈数和终止信号追上起始信号时起始信号在慢环中的传播圈数，以及时间比较器模块输出高电平时的位置，即可计算出两个待测信号的时间间隔。

摘要： 本发明实施例提供一种时间数字转换方法及时间数字转换器，该方法包括：确定出相位超前信号与相位滞后信号；通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号；将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元；每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后输出，减小TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题。

摘要： 本发明公开了一种时间数字转换器，它包括：测量控制电路单元、精细计数接口单元、精细计数单元、粗计数单元、校准单元、内部寄存器单元和后处理单元，精细计数单元包括环形延时链、双边沿计数器、精细计数锁存器和优先级编码器；环形延时链包括位于芯片左边最上方的一组与逻辑门和位于其它位置的至少八组非逻辑门，所述这些逻辑门按口字型摆放并首尾相接。本发明还公开了一种时间数字转换的方法，由于采用了基于门延时的精细计数和基于时钟的粗计数相结合的技术，可以精确测量开始脉冲信号和停止脉冲信号之间的时间间隔，能够同时满足高精度、大量程的性能要求，并且该时间数字转换器占空间小，偏差小。