全数字锁相环

摘要： 针对无线电能传输过程中传输功率和传输效率问题,考虑到频率失谐控制策略,通过分析全数字锁相环的结构和数学模型,改进了传统的全数字锁相环,基于FPGA设计一种具有动态分频和动态时滞功能的自适应模值全数字锁相环,并提出一种全数字频率跟踪控制方法。为保证系统工作效率,设计的全数字锁相环可以对系统阻抗角进行控制,使系统在不同工况下都呈弱感性,确保了功率开关管工作在ZVS软开关状态。利用FPGA实现了电压电流频率和相位跟踪,搭建了一台输出功率1 kW,工作频率和阻抗角可调的实验样机,验证了理论分析的正确性。仿真和实验结果表明,该方法显著提高了无线电能传输功率和传输效率,提升了系统工作的稳定性。

摘要： 针对传统数字锁相环锁相范围小、速度低、精度差等问题,提出了一种自适应快速锁定全数字锁相环(all digital phase-locked loop,ADPLL)。采用PI控制与自适应控制相结合的方法,根据输入相位误差及频率大小,自适应控制器自动改变PI参数,提高了锁相速度并保证了锁相精度;同时环路滤波器采用具有比例积分特性的数字环路滤波器,该环路滤波器易于进行线性描述,并可以保证整个锁相系统稳态静差小,有较小的输出抖动。对提出的锁相环进行理论分析,并采用Verilog HDL语言编写相关代码,采用QuartusⅡ和Modelsim软件进行联合仿真,仿真证明该数字锁相环锁相范围大、速度快、精度高。

摘要： 本文首先明确了全数字锁相环的概念,并将其与传统锁相环的优劣进行了对比分析。其次,通过梳理分析大量的国内外文献,得出目前全数字锁相环的国内外现状及发展趋势。最后,对全数字锁相环的本振源和时钟信号发生两个主要应用领域进行比对分析,并对其中的应用特性和关键技术等进行了详细论述,可为开展相关领域研究的人员提供一定的参考。

摘要： 本文首先明确了全数字锁相环的概念,并将其与传统锁相环的优劣进行了对比分析.其次,通过梳理分析大量的国内外文献,得出目前全数字锁相环的国内外现状及发展趋势.最后,对全数字锁相环的本振源和时钟信号发生两个主要应用领域进行比对分析,并对其中的应用特性和关键技术等进行了详细论述,可为开展相关领域研究的人员提供一定的参考.

摘要： 环路滤波器是全数字锁相环中重要的模块,对环路的许多性能都有着重要的影响.为了加快锁定时间的同时降低带内噪声,本文提出了一种适用II型全数字锁相环的自适应环路滤波算法.该算法预先选择多组对应带宽由大到小的环路滤波参数.在跟踪过程中,根据环路的状态依次在特定的时刻切换参数,并对因切换导致频率控制字跳变进行补偿.本文首先证明了自适环路滤波器的可行性,然后给出了算法的实现流程,最后采用Verilog-A语言在HSPICE中对上述算法进行了仿真实验.实验结果表明采用本文提出的自适应环路滤波,ADPLL锁定时间仅仅略大于第一组参数对应的锁定时间,而其锁定后的相位噪声与最后一组参数的相同.

摘要： 全数字锁相环存在非线性部件,传递函数难以表达.通过Z域分析法选择合适的参数,分析了触发器型全数字锁相环的工作原理,得出Z域闭环传递函数,并以此研究了锁相环的全局稳定性和稳态误差,提出了各参数的约束条件.采用Xilinx ISim仿真与FPGA逻辑器件验证相结合的方法实现了一种单相全数字锁相环,并给出实验结果.结果表明,该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值.

摘要： 本文针对减小相位式激光测距中的误差，介绍了一种基于现场可编程门阵列(FPGA)实现的全数字锁相环(ADPLL)控制系统的技术原理。此系统可以提高相位频率检测器的精度，同时不受温度和电压的影响，大幅降低相位式激光测距在测相过程中的频率误差。系统主要由数字鉴相器、数字滤波器和数字控制振荡器等逻辑设备组成，系统中的信号全部为数字信号。实验结果表明，当FPGA内部的参考信号为40Hz时，采样周期为0.025s，滤波器在300ms达到约5V的电压饱和状态。ADPLL系统避免了模拟电路中常常遇到的不全传输、寄生能力、温度浮动及老化等问题，并且可以在使用重置器件的情况下运行，因此很容易测试和复原。

摘要： 本文提出了一种用于电能计量芯片的基波频率测量算法。其创新点是从系统设计出发，把基波频率测量与电能计量中过采样ADC的梳状积分级联抽取滤波(以下简称CIC)过程相结合。利用CIC、正交去调鉴频器、PI调节器和基波频率-CIC抽取率转换器共同构成一个全数字锁相环(以下简称ADPLL)。该锁相环可以有效地抑制输入信号中的直流、谐波和噪声，并且其硬件实现所需的计算单元和存储单元都很少，非常适合芯片化的产品应用开发。

摘要： 介绍了应用Verilog技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理，并采用同步状态机对其进行编程，有效地简化了编程和逻辑难度，并采用了仿真波形详细描述其设计方法，最后用可编程逻辑器件FPGA来实现。

摘要： 本文以FPGA为平台介绍了一款由改进Gold序列和全数字锁相环组成的跳频器,它能将输入的跳频频率族中的呈伪随机跳变的频率信号在跳频周期的开始阶段快速捕获并锁定,然后得到稳定输出.采用verilog语言完成系统功能模块和总体编程,并且在Quartus Ⅱ平台和Modelsim平台分别完成系统后仿真.结果表明,输入中心频率在短波频段内的信号,可以在数微秒到十数微秒内锁定,与普通集成锁相环芯片相比,锁定时间可提高两个数量级以上.

摘要： 提出基于dSPACE平台构建电能计量仿真系统。使用该系统能进行电能表校验、电能计量算法优化设计、误差分析比较、电能质量分析、谐波分析、不同负荷情况对电能计量的影响等各种研究和应用。首先介绍构建该系统的基本思想和组成结构，然后设计相应的硬件和软件。在此基础上，进行实验研究，实验表明该系统的设计方法、技术的正确性和可行性。设计高精度的全数字锁相环实现精密跟踪锁定待测信号频率，实时改变采样信号频率，达到同步采样。实验表明其锁定精度至少达到0.0002Hz以上。

摘要： 本文提出了基于dSPACE平台构建电能计量仿真系统。使用该系统能进行电能表校验、电能计量算法优化设计、误差分析比较、电能质量分析、谐波分析、不同负荷情况对电能计量的影响等各种研究和应用。首先介绍构建该系统的基本思想和组成结构,然后设计相应的硬件和软件.在此基础上,进行实验研究,实验表明该系统的设计方法、技术的正确性和可行性。设计高精度的全数字锁相环实现精密跟踪锁定待测信号频率,实时改变采样信号频率,达到同步采样。实验表明其锁定精度至少达到0.0002Hz以上。

摘要： 本文介绍了一种软件无线电实现的侧音轮发测距方案，主要介绍了侧音的选择，解模糊算法和全数字锁相环的设计。利用Matlab和Simulink对基于软件无线电架构的整个侧音测距系统进行了仿真，根据仿真结果对部分算法进行了改进，也验证了整个侧音测距系统的可行性。通过仿真，为系统的硬件实现提供了参考和指导，加速了硬件的设计过程。

摘要： 全数字锁相环(ADPLL)应用广泛,但是在检测领域应用不多.为此,介绍了将一种改进的全数字化锁相环应用于光栅位置检测中的方法.该方法先将光栅传感器的输出信号进行相应调制预处理,再送入全数字锁相环中进行倍频细分,这样既避免了传统锁相环细分方法的缺点,又有细分数高,调节方便,捕捉范围宽的优点.

摘要： 本文针对常规箭弹遥测提出一种快捕环和精同步环相结合的全数字锁相环码同步方案,该方案在保持一定的同步精度的前提下具有较快的同步速度,且具有较强的抗噪声能力.文中介绍了该方案,并在对该方案进行实现的基础上对其进行了测试,测试结果表明:该码同步器具备在低信噪比条件下的快速捕获性能.满足了常规箭弹遥测的要求.

摘要： 本文在软件无线电技术的基础上,提出了软件应答机的概念,并对应答机数字化实现的一些相关问题如:捕获性能、信道分析、应答机精度二中频与取样速率的选择等,进行了探讨.

摘要： 提供了一种时间到数字转换器。该时间到数字转换器包括延迟电路，该延迟电路被配置为迭代地延迟参考信号以生成多个延迟参考信号。另外，该时间到数字转换器包括多个采样电路，其中每一者被配置为基于多个延迟参考信号之一来对振荡信号采样。该时间到数字转换器还包括控制电路，该控制电路被配置为基于振荡信号的相位的预测值来解除激活多个采样电路中的至少一者。

摘要： 提供了一种时间到数字转换器。该时间到数字转换器包括延迟电路，该延迟电路被配置为迭代地延迟参考信号以生成多个延迟参考信号。另外，该时间到数字转换器包括多个采样电路，其中每一者被配置为基于多个延迟参考信号之一来对振荡信号采样。该时间到数字转换器还包括控制电路，该控制电路被配置为基于振荡信号的相位的预测值来解除激活多个采样电路中的至少一者。

摘要： 提供一种全数字锁相环和操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测结果，控制全数字锁相环的闭环带宽。当在搜索窗之外检测到相变时的闭环带宽大于当在搜索窗之内检测到相变时的闭环带宽。

摘要： 本发明公开了一种全数字锁相环及其快速锁相方法，其中，所述快速锁相方法通过检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。

摘要： 本发明公开了一种全数字锁相环及其锁相方法。该方法包括：根据输入的频率控制字以及参考时钟计算第一频率差；根据滤波系数对第一频率差进行滤波得到第二频率差；根据第一频率差、第二频率差计算频率基准值；以及确定比例积分器的使能控制信号；根据使能控制信号对第二频率差进行比例积分运算，并根据运算结果以及频率基准值进行加法运算得到数控振荡器控制字；根据数控振荡器控制字输出数控振荡器控制字对应的第一时钟；第一时钟用于全数字锁相环根据第一时钟以及频率控制字重新计算第一频率差；当重新计算的第一频率差小于或等于预设阈值时，锁定第一时钟。通过上述方式，能够有效加快锁相速度以及简化锁相计算过程。

摘要： 本发明公开了一种全数字锁相环系统及全数字锁相环的频率校准方法，其中，全数字锁相环系统包括全数字锁相环，用于在校准阶段分别根据载波频率信号和晶体频率信号相应生成对应环路锁定时的第一控制码和第二控制码，以及在正常工作阶段根据晶体频率信号和第二频率放大倍数生成目标输出频率信号；校准单元，用于根据第一控制码和第二控制码对第一频率放大倍数进行校准，生成第二频率放大倍数。该全数字锁相环系统及全数字锁相环的频率校准方法能够跟踪晶体频率，输出符合系统要求的频率信号，降低了在载波受干扰或者无载波时全数字锁相环输出的频率精度下降的风险。

摘要： 本发明提供一种全数字锁相环的锁定方法及全数字锁相环电路，获取环路相位差，基于环路相位差产生振荡调谐字；基于振荡调谐字调整全数字锁相环输出信号的频率，并基于全数字锁相环输出信号更新环路相位差，重新调整全数字锁相环输出信号的频率，直至相位锁定；其中，相位锁定过程至少包括两个调整阶段，实时监测所述环路相位差，当环路相位差小于相位差阈值时进入下一调整阶段，并改变环路参数逐步减小环路带宽。本发明通过粗调、中调、精调逐步锁定相位，并基于环路相位差逐渐减小环路带宽减小锁定时间；基于振荡调谐字调整相位锁定的调整阶段，避免系统失锁，提高系统稳定性；利用先进的CMOS工艺，比其对应的模拟电路模块更有优势。

摘要： 提供一种全数字锁相环和操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测结果，控制全数字锁相环的闭环带宽。当在搜索窗之外检测到相变时的闭环带宽大于当在搜索窗之内检测到相变时的闭环带宽。

摘要： 一种混合模式锁相环及用于减少全数字锁相环中的分数杂散的方法。其中一种混合模式锁相环包含：数字三角积分调制器，接收分数比特信号并产生第一输出信号；低通滤波器，耦接于该数字三角积分调制器，该低通滤波器接收该第一输出信号，并将该第一输出信号转换为模拟控制信号；数控振荡器，动态耦接于该低通滤波器并接收该模拟控制信号。本发明通过提高数控振荡器的短期频率分辨率来消除分数杂散，使电路达到较优的性能。

摘要： 基于快速全加器的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块均包括快速全加器，快速全加器包括多个超前进位加法器，多个超前进位加法器之间采用内部超前进位级联的方式进行连接，采用自顶向下的方式、利用电子设计自动化技术完成各个模块电路的设计。通过采用基于快速全加器的方法对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，将其作为锁相电路模块嵌入到不同的系统芯片中，对电子器件性能提升和半导体工艺技术发展具有重要意义。