一种门控环型时间数字转换器及时间数字转换方法

摘要

本发明提供一种门控环型时间数字转换器及时间数字转换方法，时间数字转换器包括：预处理模块、使能信号生成模块、快环、慢环、时间比较器模块、慢环计数器、快环计数器、慢环边缘检测模块、快环边缘检测模块、快环计数器寄存器、慢环计数器寄存器、时间比较器寄存器和复位信号处理模块。快环和慢环的延迟时间不同，两个待测信号分别在快环和慢环中传播，每经过一组延迟单元，两信号的时间间隔减小一个单元的延迟差。当终止信号追上起始信号时，根据记录的终止信号到来时起始信号在慢环中的传播圈数和终止信号追上起始信号时起始信号在慢环中的传播圈数，以及时间比较器模块输出高电平时的位置，即可计算出两个待测信号的时间间隔。

说明书

技术领域

本发明属于集成电路设计领域，具体涉及一种门控环型时间数字转换器及时间数字转换方法。

背景技术

随着科学技术的飞速发展，高精度时间测量技术在各个领域的地位越来越重。传统的测量采用计数器测量时间，测量误差取决于时钟周期，提高时钟周期可以提高测量精度，但高速时钟会引起时钟歪斜等问题，因而提出了高精度时间测量的需求。时间数字转换技术利用微电子电路中逻辑单元的延迟效应实现了高精度的量化，解决了困扰已久的高精度测量问题。为了深入探究电压、距离等物理量之间的精确关系，往往将其模拟量转换成时间量，通过时间量来了解期间的重要关系，时间数字转换器通过量化两个时间上升沿之间的间隔来来测量时间。时间数字转换器在高能物理等领域的应用已经超高20年，其他应用包括逻辑分析仪、半导体测试、医学等领域。

衡量时间数字转换器的主要技术指标为分辨率、动态范围、面积及功耗，为达到分辨率高、动态范围大、面积小及功耗小的要求已出现多种类型的时间数字转换器，如快闪型、游标尺链型、两步式等，但每种类型都存在问题。如快闪型时间数字转换器能有效提高分辨率，动态，但测量范围较小，增大动态范围时，需要的延迟单元及比较器增多导致面积及功耗增大。两步式时间数字转换器能得到较高分辨率，但由于两步式时间数字转换器是两种结构的结合，面积及功耗也非常高。

另外，系统启动前需要对整个系统清零，现有的技术清零需要等待的时间较长。测量结束后不能及时关闭系统，功耗较大。

发明内容

本发明提供一种门控环型时间数字转换器及时间数字转换方法，具有功耗低的特点。

本发明提供一种门控环型时间数字转换器，包括：

预处理模块，用于对两个待测信号进行处理，输出只有一个上升沿的起始信号和终止信号，且当起始信号的第二个上升沿比终止信号上升沿先到时，防止漏测第二个上升沿；

使能信号生成模块，与预处理模块相连接，用于生成使能信号，作为快环和慢环的开关；

快环，与使能信号生成模块相连接，包括8组延迟单元，终止信号在其中传播；

慢环，与使能信号生成模块相连接，其结构与快环相同且延时大于快环的延时，起始信号在其中传播；

时间比较器模块，用于比较终止信号是否追上起始信号；

慢环计数器，用于记录终止信号到来时起始信号在慢环中的传播圈数；

快环计数器，用于记录终止信号追上起始信号时起始信号在慢环中的传播圈数；

慢环边缘检测模块，用于检测慢环输出的信号是否有上升沿与下降沿；

快环边缘检测模块，用于检测快环输出的信号是否有上升沿与下降沿；

快环计数器寄存器，用于存储测量结束时快环计数器输出的二进制值；

慢环计数器寄存器，用于存储测量结束时慢环计数器输出的二进制值；

时间比较器寄存器，用于存储测量结束时时间比较器模块输出的二进制值。

本发明还提供一种门控环型时间数字转换方法，包括如下步骤：

步骤1：对两个待测信号进行预处理，输出只有一个上升沿的起始信号和终止信号；

步骤2：经过预处理后的信号进入使能信号生成模块，生成使能信号；

步骤3：起始信号进入慢环传播，同时终止信号进入快环传播，起始信号与终止信号每经过一组慢环和快环的延迟单元，起始信号和终止信号的时间间隔减小一个单元的延迟差；

步骤4：采用慢环计数器记录终止信号到来时起始信号在慢环中的传播圈数，采用快环计数器记录终止信号追上起始信号时起始信号在慢环中的传播圈数；

步骤5：检测快环和慢环输出的信号是否有上升沿与下降沿，并向时间比较器模块输出脉冲信号，当终止信号追上起始信号时，时间比较器模块输出高电平，时间比较器寄存器记录时间比较器模块输出的二进制值；

步骤6：检测完成后根据下式计算两个待测信号的时间间隔：

T＝8×M×t_S+8×(N-M)×(t_S-t_F)+P×(t_S-t_F)

其中，M为慢环计数器记录的终止信号到来时起始信号在慢环中的传播圈数，N为快环计数器记录的终止信号追上起始信号时起始信号在慢环中的传播圈数，P为时间比较器寄存器记录的时间比较器模块输出高电平时的位置，t_S为慢环的延迟单元的延迟，t_F为快环的延迟单元的延迟。

有益效果：本发明的门控环型时间数字转换器，与其他时间数字转换器结构相比具有很多优势：增加预处理模块，当起始信号的第二个上升沿比终止信号上升沿先到时，防止漏测第二个上升沿。每个延迟单元均有一个2输入与非门，环清零时，最长时间只需等一个延迟单元的时间可全部清零结束。每个延迟单元均含有一个三态门，Start信号或Stop信号没来时快环和慢环是关闭的，测量结束后立刻关闭两个环，可以有效减少功耗。Stop信号追上Start信号后，时间比较器输出高电平，同时生成复位信号，复位信号经过复位信号处理模块后关闭两个环中的三态门，仍然可以有效减少功耗。本发明在时间比较器前加入边缘检测器，使得时间比较器只需要检测上升沿与上升沿的相位即可。本发明所用的环计数器由两部分组成，计数器的最后一位由一个上升沿D触发器代替，数据端接高电平，时钟端接边缘检测器的输出，清零端接上升沿检测输出，得到的数据不需要单独处理计数器的值即可得到正确结果。

附图说明

图1为本发明一种门控环型时间数字转换器的结构框图；

图2为计数法计时示意图；

图3为本发明一种实施方式的预处理模块的结构示意图；

图4为本发明一种实施方式的预处理模块的封装图；

图5为本发明一种实施方式的使能信号生成模块的结构示意图；

图6为本发明一种实施方式的使能信号生成模块的封装图；

图7为本发明一种实施方式的门控环型数字转换器的内核结构的示意图；

图8为本发明一种实施方式的组延迟单元的结构示意图；

图9为本发明一种实施方式的另一组延迟单元的结构示意图；

图10为本发明一种实施方式的边缘检测器的结构示意图；

图11为本发明一种实施方式的边缘检测器的输出波形示意图；

图12为本发明一种实施方式的快环边缘检测模块的封装图；

图13为本发明一种实施方式的慢环边缘检测模块的封装图；

图14为本发明一种实施方式的时间比较器的结构示意图；

图15为本发明一种实施方式的时间比较器模块的封装图；

图16为本发明一种实施方式的快环计数器和慢环计数器的结构示意图；

图17为本发明一种实施方式的快环计数器的封装图；

图18为本发明一种实施方式的慢环计数器的封装图。

具体实施方式

如图1所示，本发明提供了一种门控环型时间数字转换器，包括：预处理模块1、使能信号生成模块2、快环3、慢环4、时间比较器模块5、慢环计数器6、快环计数器7、慢环边缘检测模块8、快环边缘检测模块9、快环计数器寄存器10、慢环计数器寄存器11、时间比较器寄存器12、复位信号处理模块13。时间数字转换器用于测量两个信号上升沿之间的时间间隔，图2计数法计时示意图，测量值Tx＝(N-M)*T0(T0为时钟周期)，T1和T2的部分为误差部分。而实际值Tx＝(N-M)*T0+T1-T2(T0为时钟周期)，T1及T2的部分就是时间数字转换器需要测量的部分。假设待测信号为START_pre与STOP_pre信号，START_pre信号和STOP_pre信号首先进入预处理模块1，将信号变为只有一个上升沿的信号。

所述预处理模块1用于处理初始的两个待测信号，输出只有一个上升沿的起始信号START和终止信号STOP，且当起始信号的第二个上升沿比终止信号上升沿先到时，预处理模块1可以防止漏测第二个上升沿。预处理模块1的结构如图3所示，由4个D触发器、1个二选一和2个缓存器组成。第一D触发器D₁、第二D触发器D₂和第四D触发器D₄的数据端都接高电平，第三D触发器D₃的数据端接其反向通过第一缓存器输出只有一个上升沿的起始信号START，其中第一缓存器的作用是为了保持两个待测时间间隔的大小不变。第四D触发器D₄输出端。第一D触发器D₁和第三D触发器D₃的时钟端接待测起始信号START_pre，第二D触发器D₂的时钟端接待测终止信号STOP_pre，第四D触发器D₄的时钟端接二选一的输出端。第一D触发器D₁、第二D触发器D₂和第四D触发器D₄的复位端都与输入的复位信号相连，START_pre或STOP_pre上升沿到来之前，复位信号Reset将第一D触发器D₁、第二D触发器D₂和第四D触发器D₄清零，将第三D触发器D₃置1。第一D触发器D₁的输出与第一缓存器相连接，START_pre信号的第一个上升沿到来时，第一D触发器D₁的输出为高电平且始终保持高电平，输出只有一个上升沿的终止信号STOP。待测终止信号STOP_pre与第二缓存器相连接，第二缓存器输出端连接到二选一的选择端。第三D触发器D₃的输出端接入二选一的0数据端，如果START_pre信号的第二个上升沿比STOP_pre信号的上升沿先到，第三D触发器D₃输出为高电平，二选一的选择端为0，二选一输出上升沿，第四D触发器D₄输出STOP为高电平，此时测量的是START_pre信号第一个上升沿到第二个上升沿的时间间隔。如果START_pre信号的第二个上升沿比STOP_pre信号的上升沿晚到。第二D触发器D₂的输出端接入二选一的1选择端，第二D触发器D₂的输出端为高电平，二选一的选择端为1，将选择STOP_pre信号的上升沿到第四D触发器D₄，此时测量的时间间隔为START_pre信号与STOP_pre信号的时间间隔，此时预处理模块1的作用是将START_pre信号的第二个上升沿送入到STOP_pre信号的输入端，即实现了当一个时钟周期内有两个采样点时防止漏测的功能。由于时间数字转换器每次只能测量一个时间间隔，所以每次测量时START_pre端及STOP_pre端只能允许一个上升沿进入，一个时间间隔测量完成后才允许下一个上升沿进入，这就是预处理模块1的另一个作用：使START_pre与STOP_pre端只允许一个上升沿进入，即使STOP_pre信号或者STOP_pre信号再有上升沿出现，START与STOP端都不会出现上升沿，而是始终保持高电平，能有效解决测量过程中两个或两个以上上升沿进入输入端的问题。

预处理模块1的封装图如图4所示，预处理模的引脚为START_pre、STOP_pre、Reset、START、STOP。START_pre、STOP_pre、Reset为输入管脚，连接输入的待测信号，Reset连接清零信号，START、STOP为输出引脚，分别连接使能生成信号模块的输入引脚START、STOP。

如图5所示为使能信号生成模块2的结构图。所述使能信号生成模块2，为设计中的生成使能信号的模块以及生成时间比较器模块5、慢环计数器6、快环计数器7、快环计数器寄存器10、慢环计数器寄存器11和时间比较器寄存器12的清零信号。使能信号接入快环3和慢环4的延迟单元的三态门的使能端以控制快环和慢环的开关，测量开始前，使能信号为低电平，门控环未启动。测量结束后，使能信号由高电平变为低电平，能及时关闭门控环。

使能信号生成模块2由两个D触发器及若干延迟单元组成，START信号用作清零信号对第五D触发器D₅清零，START信号经过一定时间的延迟用作测量信号，接入第五D触发器D₅的时钟端。为了不改变START信号和STOP信号之间的原始时间间隔，STOP信号之也延迟相同的延迟后接入第六D触发器D₆的时钟端，START信号上升沿到来后，第五D触发器D₅的清零信号撤掉，生成使能信号EN_slow_GEN。STOP信号上升沿到来后生成使能信号EN_fast_GEN。生成的使能信号分别作为快环3和慢环4延迟单元中三态门的控制信号，控制信号为高电平时，三态门功能等价于缓存器，快环或慢环处于打开状态，信号能在环中传播，控制信号为低电平时，三态门输出高阻态，环处于关闭状态，信号不能再环中传播。START信号上升沿到来后，慢环4的使能信号变为高电平，慢环4打开后首先会对整个环清零，清零完成后上升沿信号才能进入慢环4中传播。由于清零需要一定的时间，所以应对需要进入慢环4传播的上升沿经过延时单元进行延时后，得到即将进入慢环4的信号Q_to_ring[0]，延时时间应大于等于清零时间，同理得到即将进入快环3的信号Q_to_ring[1]。由于本实施方式为异步电路结构，前面模块的状态会随时间传播到后面模块中，所以时间比较器模块5、慢环计数器6、快环计数器7、快环计数器寄存器10、慢环计数器寄存器11和时间比较器寄存器12等模块的复位都需要等快环和慢环复位完毕并将确定值传播到后面，其他模块才能进行复位，那么信号Resetcomparator[0]、Resetcomparator[1]、Resetcounter等复位信号都需要经过一定的延时。

使能生成模块2的封装图如图6所示，使能生成模块的引脚为START、STOP、EN_slow_GEN、EN_fast_GEN、Resetcounter、Resetcomparator[1:0]、Q_to_ring[1:0]、clk_fast。START、STOP为输入引脚，EN_slow_GEN、EN_fast_GEN、Resetcounter、Resetcomparator[1:0]、Q_to_ring[1:0]、clk_fast为输出引脚。EN_slow_GEN连接时间数字转换器内核的引脚EN_slow，EN_fast_GEN连接时间数字转换器内核的引脚EN_fast。Resetcounter连接快环计数器和慢环计数器引脚Reset，Resetcomparator[0]连接时间比较器模块引脚Reset，Resetcomparator[1]连接时间比较器寄存器模块引脚Reset、慢环计数器寄存器引脚Reset及快环计数器寄存器引脚Reset，Q_to_ring[0]连接时间数字转换器内核引脚Slow，Q_to_ring[1]连接时间数字转换器内核引脚Fast，clk_fast连接快环计数器寄存器引脚clk_regesiter。

如图7所示，本实施方式的门控环型时间数字转换器的内核，包括快环3、慢环4和16个边缘检测器。其中，快环3与使能信号生成模块2相连接，终止信号在其中传播。快环3包括8组延迟单元，其中7组延迟单元包括依次连接的2输入与非门、反相器、三态门；另一组延迟单元包括依次连接的2输入与非门、两个反相器、三态门,其中反相器的延时小于慢环4的反相器的延时。慢环4与使能信号生成模块2相连接，起始信号在其中传播。同样包括8组延迟单元，结构与快环相同，其中7组延迟单元包括依次连接的2输入与非门、反相器、三态门；另一组延迟单元包括依次连接的2输入与非门、两个反相器、三态门；反相器的延时大于快环3的反相器的延时。慢环边缘检测模块8，用于检测慢环4输出的信号是否有上升沿与下降沿的模块；所述快环边缘检测模块9，用于检测快环3输出的信号是否有上升沿与下降沿的模块。所述慢环边缘检测模块8和快环边缘检测模块9都包括8个边缘检测器，快环和慢环中共有16组延迟单元，每组延迟单元的输出端均连接一个边缘检测器。

快环3和慢环4均由8个带控制端的延迟单元组成，快环的8个延迟单元延时相同，慢环的8个延迟单元延时相同。START信号进入慢环4后在慢环中传播，STOP信号进入快环3中在快环中传播，设慢环4的延迟单元延迟为t_S，快环3的延迟单元延迟为t_F，t_S>t_F，则每经过一组延迟单元START信号与STOP信号的时间间隔减小t_S-t_F。每组延迟单元的输出接入对应的边缘检测器，检测上升沿与下降沿。本实施方式的快环的延迟单元由F1-F8共8个延迟单元组成，F1-F7的结构如图8所示，没有反相功能，F8的结构如图9所示，有反向功能。F8-F1的输出依次为Q_fast[7:0]，控制端为EN_fast。EN_fast为低电平时，输出Q_fast[7:0]为高组态，EN_fast为高电平时，信号可以在环中传播。本实施方式慢环的延迟单元由S1-S8共8个延迟单元组成，S1-S7结构与F1-F7相同，反相器的延迟比F1-F7大，S1-S7没有反相功能，S8结构与F8相同，反相器的延迟比F8大，S8有反向功能。由于每个环只有一个延迟单元具有反相功能，所以信号在环中传播一圈后反相，上升沿传播一圈后变为下降沿，下降沿变为上升沿。由于环的一个单元具有反向功能，则信号在环中传播一圈后，上升沿变为下降沿，下降沿变为上升沿，比较器需比较四种情况：上升沿与下降沿、上升沿与上升沿、下降沿与上升沿、下降沿与下降沿。能实现四种情况比较的时间比较器比较复杂，为了简化情况，在时间比较器前加边缘检测器。每个延迟单元的输出接入边缘检测器，检测上升沿和下降沿。延迟单元的使能信号为高电平时，慢环打开，首先将环清零，清零的时间最长为一个延迟单元的时间，测量结束后，使能信号变为低电平，快环及慢环关闭，这样的结构既能实现游标环形结构相同的功能，又能减少环清零等待的时间，还能有效的减少功耗。

本实施方式的快环3和慢环4中的边缘检测器，用于检测上升沿与下降沿，边缘检测器结构如图10所示。快环3和慢环4中的边缘检测器的结构相同，现以快环3的边缘检测器为例说明。由于环的一个单元具有反向功能，则信号在环中传播一圈后，上升沿变为下降沿，下降沿变为上升沿，比较器需比较四种情况：上升沿与下降沿、上升沿与上升沿、下降沿与上升沿、下降沿与下降沿。能实现四种情况比较的时间比较器比较复杂，为了简化情况，在时间比较器模块5前加边缘检测器。由电路图可知，当Reset为低电平时，输出fast_detector始终为高电平，当Reset为高电平时，输出与Reset无关，取决于输入信号fast_to_detector。Reset为高电平时边缘检测器的波形图如图11所示，fast_to_detector输入上升沿时，经过三个反相器的Q1、Q2输出下降沿，且延迟了三个反相器延迟的时间，Q1及fast_to_detector经过与非门输出的Q3信号波形始终为高电平，Q4在上升沿处出现小脉冲，脉冲宽度为经过的三个反相器延时。Q3与Q4结果为Q4，检测出上升沿。fast_to_detector输入下降沿时，经过三个反相器的Q1、Q2输出上升沿，且延迟了三个反相器的延迟时间，Q1及fast_to_detector经过与非输出Q3，Q3在下降沿处出现小脉冲，脉冲宽度为经过的三个反相器延时。Q2或fast_detector结果为高电平，fast_detector在下降沿处出现小脉冲，检测出下降沿。在每组时间比较器模块前连接一组上升沿与下降沿边缘检测器，当有上升沿或下降沿经过时，边缘检测器输出一个小脉冲。时间比较器模块只需要检测边缘检测器输出的小脉冲即可，即时间比较器模块5只需要检测上升沿与上升沿这一种情况即可。本实施方式包括16个这样的边缘检测器，快环和慢环中共有16组延迟单元，每组延迟单元后面均连接一个边缘检测器，快环8个延迟单元接的8个边缘检测器组成快环边缘检测模块9，将快环中8个边缘检测器的数据输出按照第8组延迟单元到第1组延迟单元的顺序输出fast_detector[7:0]。慢环的8个延迟单元接的8个边缘检测器组成慢环边缘检测模块8，将慢环中8个边缘检测器的数据输出按照第8组延迟单元到第1组延迟单元的顺序输出slow_detector[7:0]。快环和慢环的边缘检测器检测出的小脉冲输入到时间比较器模块5中比较相位。

快环的边缘检测器封装图如图12所示，快环边缘检测器的引脚为Reset、fast_to_detector[7:0]、fast_detector[7:0]、Z_ring[7：0]。Reset、fast_to_detector[7:0]为输入信号。fast_detector[7:0]、Z_ring[7：0]为输出信号引脚。Reset连接复位信号处理模块，fast_to_detector[7:0]分别连接时间比较器模块的引脚clk_comparator[7:0]，Z_ring[7]连接快环计数器的引脚Reset_DFF。

慢环边缘检测器封装图如图13所示，慢环边缘检测器的引脚为Reset、slow_to_detector[7:0]、slow_detector[7:0]、Z_ring[7：0]。Reset、slow_to_detector[7:0]为输入引脚，slow_detector[7:0]、Z_ring[7：0]为输出引脚。Reset连接复位信号处理模块，slow_detector[7:0]分别连接时间比较器模块的引脚D_comparator[7:0]，Z_ring[7]连接慢环计数器的引脚Reset_DFF。

如图14所示为时间比较器模块5的结构示意图，所述时间比较器模块5，用于比较快环中传播的终止信号是否追上慢环中传播的起始信号。即用于检测clk_comparator信号的相位是否与D_comparator重合或者超前D_comparator，时间比较器模块5由8个结构相同的时间比较器组成。每个时间比较器都由3个D触发器及一个SR锁存器组成，SR锁存器真值表如表1。第七D触发器D₇和第八D触发器D₈的输出端连接到SR锁存器的输入端，SR锁存器的输出端通过延时单元接到第九D触发器D₉的数据端；第七D触发器D₇和第八D触发器D₈的数据端接低电平，第七D触发器D₇的时钟端连接慢环的边缘检测器的输出端，第八D触发器D₈的时钟端连接快环3的边缘检测器的输出端，连接快环的边缘检测器的输出端通过延时单元接到第九D触发器D₉的时钟端，3个D触发器的复位端接使能信号模块生成的复位信号，第九D触发器D₉的输出端连接时间比较器寄存器12。

表1为SR锁存器真值表。

SRQ11101110000保持

信号来临前将第七D触发器D₇和第八D触发器D₈置1，第九D触发器D₉清零，clk_comparator信号和D_comparator信号到来后，第七D触发器D₇和第八D触发器D₈输出0。由真值表及电路图可知：信号clk_comparator及D_comparator没来时，触发器输出QS及QR为高电平，则SR锁存器输出SR_Q为高电平，若clk_comparator上升沿比D_comparator后到，则SR锁存器输出高电平，若clk_comparator与D_comparator同时到，则SR_Q保持高电平，若clk_comparator比D_comparator先到，则输出低电平。SR_Q的输出值接反相器接入第九D触发器D₉的数据端，clk_comparator经过一定时间的延时接入第九D触发器D₉的时钟端，每次clk_comparator上升沿到来都要读取一次SR锁存器的值，第九D触发器D₉输出高电平，说明clk_comparator相位超前D_comparator的相位。本实施方式包括8个这样的时间比较器，8个比较器输出值Q_comparator[7:0]。

时间比较器模块5的封装图如图15所示，时间比较器模块5引脚为D_comparator[7:0]、clk_comparator[7:0]、Reset、Q_comparator[7:0]。D_comparator[7:0]、clk_comparator[7:0]、Reset为输入引脚，Q_comparator[7:0]为输出引脚。D_comparator[7:0]连接慢环的边缘检测器的输出引脚slow_detector[7:0]，clk_comparator[7:0]连接快环的边缘检测器的输出引脚fast_detector[7:0]。Q_comparator[7:0]连接时间比较器寄存器12。

慢环计数器6，用于记录终止信号STOP到来时起始信号START在慢环中的传播圈数；快环计数器7，用于记录终止信号STOP追上起始信号START时起始信号在慢环中的传播圈数。本实施方式的慢环计数器6和快环计数器7的结构相同，以慢环计数器6为例说明，如图16所示，计数器由一个7位计数器和第十D触发器D₁₀组成。计数器的最后一位由一个上升沿D触发器代替，第十D触发器D₁₀为下降沿触发，第十D触发器D₁₀的Reset端接上升沿边缘检测器的输出。数据端接高电平，时钟端接环中第8个延迟单元的输出，当有下降沿到来时，第十D触发器D₁₀的输出为高电平，当有下降沿到来时，第十D触发器D₁₀被清零。计数器的高七位由一个7位计数器组成，7位计数器为上升沿计数器，计数器的Reset端接使能信号模块2生成的Reset信号，时钟端接慢环中第8组延迟单元的输出。时钟端接慢环中的延迟单元输出，这样信号在慢环中传播一圈时，第十D触发器D₁₀输出1，传播两圈后第十D触发器D₁₀清零，高七位计数器加1，计数器输出不需要乘2处理就可以得到正确的圈数。

快环计数器7的封装图如图17所示，快环计数器7的引脚为clk、Reset、Reset_DFF、Q[7:0]。clk、Reset、Reset_DFF为输入引脚，clk连接快环的第8个延时单元的输出Q_slow[8]，Reset_DFF连接快环的边缘检测器的输出z_rising[7]。Q[7:0]为输出引脚，Q[7:0]连接快环计数器寄存器10。

慢环计数器6封装图，如图18所示，慢环计数器模块引脚为clk、Reset、Reset_DFF、Q[7:0]。clk、Reset、Reset_DFF为输入引脚，clk连接慢环的第8个延时单元的输出Q_slow[8]，Reset_DFF连接慢环边缘检测器的输出z_rising[7]，Reset连接待测的终止信号STOP。Q[7:0]为输出引脚，Q[7:0]连接慢环计数器寄存器11。

快环计数器寄存器10，用于存储测量结束时快环计数器7输出的二进制值。慢环计数器寄存器11，用于存储测量结束时慢环计数器6输出的二进制值。时间比较器寄存器12，用于存储测量结束时时间比较器模块5输出的二进制值。本实施方式的快环计数器寄存器10、慢环计数器寄存器11及时间比较器寄存器12都为八位寄存器，用于存储STOP信号追上START信号时快环计数器7、慢环计数器6和时间比较器模块5的值。当时间比较器模块5输出高电平时寄存器读取计数器及比较器的值，时间比较器模块5有高电平输出时使能信号生成模块2生成复位信号；

本实施方式的复位信号处理模块13用于处理复位信号，复位信号由两部分组成，一部分初始需要对系统进行复位，另一部分为测量结束后需要对系统复位，复位信号处理模块用于将两部分信号合为一路信号。测量开始前，START信号到来前，需要输入一个复位信号，测量结束后，时间比较器生成一个复位信号，复位信号处理模块处理这两个复位信号，使两个信号都接入使能信号生成模块的复位端，复位信号连接时间比较器，时间比较器的8位输出进行或非操作作为时间比较器的一个输出，作为测量结束后的一个复位信号连接使能信号生成模块，可以关闭整个系统，有效的减少了功耗。

本发明的门控环型时间数字转换器的原理为：首先整个系统需进行清零，START_pre信号和STOP_pre信号进入预处理模块1，将START_pre信号和STOP_pre信号都变为只有一个上升沿的信号START和STOP。经过预处理后的信号进入使能信号生成模块2，生成的使能信号作为延迟单元中三态门的控制信号。START信号进入慢环，STOP信号到来后在快环中传播，快环计数器用于记录STOP信号到来时START信号在慢环中的传播圈数，慢环计数器用于记录STOP信号追上START信号时START信号在慢环中的传播圈数。START信号与STOP信号每经过一组延迟单元，信号的时间间隔减小一个单元的延迟差。每组延迟单元后均连接一组上升沿与下降沿边缘检测器，当有上升沿或下降沿经过时，边缘检测器输出一个小脉冲。每组边缘检测器后接一个时间比较器，慢环后的边缘检测器输出的脉冲接入时间比较器的数据端，快环后的边缘检测器输出的脉冲接入时间比较器的时钟端。STOP信号未追上START信号时，时间比较器输出低电平，STOP信号追上START信号后，时间比较器输出高电平。同时对应的寄存器存储时间比较器、快环计数器、慢环计数器的数值。复位信号处理模块将输出复位信号，三态门关闭，环关闭。

本发明还提供一种门控环型时间数字转换方法，包括如下步骤：

步骤1：对两个待测信号进行预处理，输出只有一个上升沿的起始信号和终止信号；

步骤2：经过预处理后的信号进入使能信号生成模块，生成使能信号；

步骤3：起始信号进入慢环传播，同时终止信号进入快环传播，起始信号与终止信号每经过一组慢环和快环的延迟单元，起始信号和终止信号的时间间隔减小一个单元的延迟差；

步骤4：采用慢环计数器记录终止信号到来时起始信号在慢环中的传播圈数，采用快环计数器记录终止信号追上起始信号时起始信号在慢环中的传播圈数；

步骤5：检测快环和慢环输出的信号是否有上升沿与下降沿，并向时间比较器模块输出脉冲信号，当终止信号追上起始信号时，时间比较器模块输出高电平，时间比较器寄存器记录时间比较器模块输出的二进制值；

步骤6：检测完成后根据下式计算两个待测信号的时间间隔：

T＝8×M×t_S+8×(N-M)×(t_S-t_F)+P×(t_S-t_F)

其中，M为慢环计数器记录的终止信号到来时起始信号在慢环中的传播圈数，N为快环计数器记录的终止信号追上起始信号时起始信号在慢环中的传播圈数，P为时间比较器寄存器记录的时间比较器模块输出高电平时的位置，t_S为慢环的延迟单元的延迟，t_F为快环的延迟单元的延迟。

基于门控环型时间数字转换器的算法原理如下：

慢环的延迟单元延迟为t_S，快环的延迟单元延迟为t_F，且t_S>t_F，则每经过一组延迟单元START信号与STOP信号的时间间隔减小t_S-t_F。设当STOP信号到来时，START信号在慢环中传播的圈数为M圈，即慢环计数器的值M。当STOP信号追上START信号时START信号在慢环中传播的圈数为N，即快环计数器的值为N，时间比较器第P个值为高电平，即第P个延迟单元STOP追上START。

本发明的门控环型时间数字转换器，与其他时间数字转换器结构相比具有很多优势：每个延迟单元均有一个2输入与非门，环清零时，最长时间只需等一个延迟单元的时间可全部清零结束。每个延迟单元均含有一个三态门，START信号或STOP信号没来时快环和慢环是关闭的，测量结束后立刻关闭两个环，可以有效减少功耗。由于环的一个单元具有反相功能，信号在环中传播一圈上升沿变下降沿，下降沿边上升沿，所以比较器需实现比较四种情况的功能：上升沿与下降沿比较、上升沿与上升沿比较、下降沿与上升沿比较、下降沿与下降沿比较。能实现四种情况比较的时间比较器比较复杂，为了简化情况，在时间比较器前加边缘检测器。没有上升沿或者下降沿时，边缘检测器输出低电平，有上升沿或者下降沿时，输出小脉冲。这样时间比较器只需要检测边缘检测器输出的小脉冲即可，即时间比较器只需要比较上升沿与上升沿这一种情况。STOP信号追上START信号后，时间比较器输出的高电平，同时生成复位信号，复位信号经过复位信号处理模块后关闭两个环中的三态门，仍然可以有效减少功耗。由于一个环中第八组延迟单元具有反相作用，START信号或STOP信号在环中传播一圈后将反相，上升沿变为下降沿，下降沿变为上升沿，计数器记一次数据相当于信号已经在环中传播两圈，最后计算时需对计算器值进行处理才能得到准确的圈数。而本发明所用的环计数器由两部分组成，计数器的最后一位由一个上升沿D触发器代替，数据端接高电平，时钟端接边缘检测器输出的下降沿检测输出，清零端接上升沿检测输出。当有下降沿到来时，D触发的输出为高电平，当有下降沿到来时，D触发器被清零。计数器的高七位由一个七位计数器组成，时钟端接环中的延迟单元输出，这样信号在环中传播一圈时，D触发器输出1，传播两圈后D触发器清零，高七位计数器加1，不需要单独处理计数器的值即可得到正确结果。

以上所述仅为本发明的较佳实施例，并不用以限制本发明的思想，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。