应用于全数字锁相环的时间数字转换器设计

摘要

采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围。该设计完成了RTL级建模、仿真、综合及布局布线等整个流程。仿真结果表明,该TDC电路工作正常,在1.8 V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255μm×265μm。