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孙浩瀚;
合肥工业大学 合肥 230601;
时间数字转换器; TDC; 全数字锁相环;
机译:使用游标延迟时间数字转换器的全数字锁相环架构设计
机译:具有流水线时间数字转换器的2.4 GHz全数字锁相环
机译:具有量化噪声抑制时间数字转换器的0.65-1.35 GHz可合成全数字锁相环
机译:一个具有1 ps分辨率时间数字转换器的快速锁定全数字锁相环,使用校准的时间放大器和插值数字控制振荡器
机译:基于时间数字转换器的数字锁相环的分析与设计
机译:27.6。使用迭代延迟链放电的0.7pF至10nF全数字电容数字转换器
机译:基于结构化数据路径的全数字时间到数字转换器设计方法
机译:多速率数字滤波器组在宽带全数字锁相环设计中的应用
机译:全数字锁相环(ADPLL),包括数字时间转换器(DTC)和采样时间数字转换器(TDC)
机译:全数字锁相环(ADPLL),包括一个数字时间转换器(DTC)和一个采样时间数字转换器(TDC)
机译:具有时间数字转换器电路的全数字锁相环,该电路具有动态可调的偏移延迟
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