三模冗余

摘要： 探讨了工艺差异对组合电路软错误评估的影响,研究了工艺差异对通用高效率三模冗余(general efficiency triple modular redundancy,GE-TMR)与门尺寸调整(gate-sizing,GS)加固方法的加固特征表现的影响。将GE-TMR和GS加固方法应用于28 nm工艺和65 nm工艺的组合电路,详细分析和比较了2种加固方法在软错误率、面积和延时3个指标的特征表现。研究结果表明:表决单元的面积和软错误率是制约GE-TMR加固方法加固效果的关键因素;在不考虑表决单元面积的前提下,28 nm工艺电路中,采用GE-TMR加固方法在面积代价大于1.5时,软错误优化能力强于GS加固方法,而在65 nm工艺电路中,该面积代价阈值是1;无论何种工艺,GS加固方法在电路延时表现上都优于GE-TMR加固方法。

摘要： 基于65 nm体硅CMOS工艺,采用移位寄存器链方式对普通触发器(DFF)、2种双互锁触发器(DICE-DFF,FDICE-DFF)、普通触发器空间三模冗余(TMR-DFF)和2种普通触发器时间三模冗余(TTMR-DFF300,TTMR-DFF600)这6种结构进行单粒子翻转(SEU)性能试验评估。利用Ti、Cu、Br、I、Au和Bi这6种离子对被测电路进行轰击,试验结果表明,普通触发器单粒子翻转截面最大,约为3.5×10^(−8)~1.7×10^(−7) cm^(2)/bit;时钟间隔时间600 ps的时间三模冗余结构触发器单粒子翻转截面最小,约为5×10^(−11)~7×10^(−10)cm^(2)/bit,仅为普通触发器的0.1%左右。同时,针对6种触发器单元,从速度、面积、晶体管数量以及抗SEU性能多方面进行综合分析,为后续超大规模集成电路抗SEU设计提供了一定的指导意义。

摘要： 针对数字波控电路在星载控制电路应用中存在的单粒子翻转效应问题,提出了一种基于DICE单元的双稳态D触发器设计改进,设计了一种能够抵御众多类型单粒子翻转效应的D触发器,并基于该D触发器,结合电路级单粒子加固技术设计了一款串并转换芯片。测试表明,采用改进D触发器结构的波控芯片能够抵御至少80 MeV的单粒子效应事件。芯片峰值功耗不大于10 mA,写入速率不低于10 MHz,功耗为1 mW/MHz。

摘要： 本研究提出一种基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计(TTEQNUTL)。该锁存器由3个单节点翻转的自恢复模块(SNUSR1、SNUSR2和SNUSR3)、1个三级错误拦截模块和7个传输门组成。每个SNUSR模块均包含2个普通的C单元和2个钟控C单元,4个C单元形成一个环形结构。HSPICE试验结果表明,与2个锁存器(LCTNURL、IHTRL)的平均值相比,本研究提出的锁存器以牺牲21.95%的面积开销为代价,使功耗降低30.77%、延迟降低48.56%、功耗延迟积(Power Delay Product,PDP)降低66.92%。

摘要： FPGA由于其具有强大的并行计算能力、可重定制、开发周期短等优点被广泛应用于各种电子系统中。近些年来,学术界提出一种基于标准单元库工艺的可综合FPGA架构,使用门电路和触发器对FPGA内部的配置存储器和可编程资源进行建模,使用Verilog进行寄存器传输级描述,极大地缩短了芯片的开发周期,这种架构可以很容易地被移植到不同芯片制作工艺中。为了对可综合FPGA中的配置触发器进行SEU加固,提出了一种新颖的触发器容错方法,该方法通过对每一个配置触发器进行三模冗余设计来降低单粒子翻转对电路功能的影响,采用纠错电路来检测和恢复单粒子翻转的比特,因而能够实时纠正配置电路的状态。该方法将三模冗余和实时纠错相结合,极大地提高了电路的抗辐射能力和自我恢复能力,同时采用寄存器传输级硬件设计方法,使电路具有可综合的特点,在可综合FPGA中具有重要的应用价值。

摘要： 针对中国新一代载人飞船对回收着陆系统的高可靠、高实时、不可逆、一次成功等要求,为了使回收分系统控制单元在复杂控制模式下高精确完成弹减速伞、弹主伞、抛防热大底、着陆缓冲控制等相关的动作,设计了以现场可编程门阵列(Field Programmable Gate Array,FPGA)为核心处理器装置的控制单元,实现了对航天器的现有减速与缓冲装置的可靠、精确地控制。该控制器采用三模冗余(Three Mode Redundancy,TMR)控制策略,程序上采取了复杂状态机等并行执行的控制逻辑,系统上采取了3个分时启动电路,输出上采取了具有自反馈校正的同步校验信号系统。在满足产品上电浪涌电流的同时,以三取二方式有效的输出规定脉宽时序的指令信号,满足了后一级执行机构的动作需求。实物产品飞行试验验证结果显示,回收控制器启动特性、指令时间、响应性能均满足航天器现有减速与缓冲装置要求,可为同类型其他设计提供一定的借鉴和参考。

摘要： SRAM型FPGA容易受到空间辐射环境引起的单粒子翻转效应影响,造成软件在轨故障进而影响任务成败,因此在空间应用时普遍采用三模冗余技术进行设计加固来提高软件可靠性。使用Xilinx TMRTool工具实现SRAM型FPGA的三模冗余是目前流行的三模冗余实现方式,该方式无需额外编写代码,简化了设计师的工作。分析了Xilinx TMRTool对软件网表文件的改变流程和机理,对比了三模冗余处理前后FPGA寄存器的不同布局布线结果,分析了三模冗余工具对寄存器置位和复位的影响,给出了以SRAM型FPGA为核心控制器的产品设计建议。

摘要： Virtex-5系列芯片没有官方提供的专用软错误缓解(Soft Error Mitigation,SEM)IP核,需自行设计故障注入系统.本文选用XC5VFX130T型现场可编程门阵列(Field Programmable Gate Array,FPGA)芯片利用单帧部分重构功能达到等同于SEM IP故障注入效果,实现对FPGA电路系统的抗单粒子翻转能力评估测试.利用逐位注入故障模式对XC5VFX130T型FPGA的配置位逐个注入故障,获得待评估电路的敏感配置位信息;对待测电路进行三模冗余防护加固,利用累积故障注入模式连续随机注入模拟单粒子辐照试验环境,得到待评估电路的功能中断截面,进而实现对基于XC5VFX130T型FPGA系统的抗单粒子翻转加固效果的评估.研究表明,基准电路(移位寄存器链等)评估得到的功能中断截面与实际辐照试验中的功能中断截面曲线变化一致,为机载电子的单粒子效应适航评估提供了支持.

摘要： 随着分布式系统规模扩大及计算复杂度增加,分布式计算的平均故障修复时间和容错计算所产生的通信开销呈现日益上升趋势.结合分布式编码计算和副本冗余技术,提出一种新的容错算法.map节点应用分布式编码计算的思想,将数据冗余分配至多个计算节点创建编码中间结果,降低计算节点在shuffle阶段的数据传输量.reduce节点通过对接收到的编码中间结果进行解码,从而验证中间结果的正确性并得到最终计算结果.实验结果表明,在基于MapReduce的分布式计算框架下,与三模冗余和两阶段三模冗余容错算法相比,该算法在完成容错计算的同时能降低计算过程中的通信开销和平均故障修复时间,并提高分布式系统的可用性和可靠性.

摘要： 随着发电工程对分散式控制系统(DCS)的安全性和可靠性的要求日益提高,一种三模冗余(TMR)控制技术运用在了DCS中,即控制单元中有3个主处理器及各自独立的输入/输出电路,对单个信号进行轮询或按照三取二逻辑表决.通过技术分析实际应用情况,该技术相较于双重冗余处理器的DCS具有更高的可靠性、安全性等优势.随着自动化生产规模的扩大,采用三模冗余技术的DCS硬件的经济劣势会变小,而技术优势将会提高,这将大幅度促进该技术在DCS中的应用.

摘要： 随着嵌入式计算机的应用越来越广，对嵌入式系统的可靠性要求也越来越高，嵌入式可信计算机应运而生。本文针对可信计算机的功能需求，研究了容错与嵌入式可信计算机的相关概念和技术，提出了三模冗余+单模热备份的3+1混合冗余结构，进而完成了基于该结构的系统管理板的研究与设计。实验表明该管理板能够有效地管理系统中的计算模块、电源模块及I/O 模块，并实现了表决功能、系统重构、热插拔等多项技术。

摘要： 本文介绍了一种三模冗余技术防护结构，其单粒子事件率(R)-即系统级错误率的分析方法。采用试验测量得到本征事件率(r)，结合理论计算得到单粒子事件率(R)。采用两种方法对得到的结果进行简化，并针对一些问题进行了讨论。虽然仅通过试验的方法就可以得到R/r的关系，但是采用理论计算的方法有其独特的意义。该方法对于SRAM型FPGA为代表的复杂器件的单粒子翻转的防护设计和系统性能评估具有重要的意义。

摘要： 本文提出了一种基于状态跟踪机制的精确同步算法和基于微包传输协议系统重构算法，不仅可以实现三模冗余容错计算机的精确同步，使系统同步精度达到30ns以下，还能够节省宝贵的互连资源，降低实现成本和其它系统资源开销;同时可以实现故障模块无缝重构。在此基础上实现了一个完全消除单点故障失效模式、具有硬件无关的软件界面的低成本通用型三模冗余容错计算机内核。

摘要： 三模冗余(Triple Module Redundancy,TMR)减缓技术被越来越多地应用到空间关键控制电路的FPGA设计中,可以有效地减小空间高能带电粒子对SRAM型FPGA的影响,从而提高设计的可靠性.但是,全TMR技术在FPGA资源、功耗等方面开销很大.本文对FPGA乘法器电路进行全部TMR和部分TMR设计,利用Xilinx提供的FPGA开发套件评测部分TMR和全TMR的开销,并计算它们的可靠性指标(MTBF).实验结果表明,在一些资源有限等场合,部分TMR要比全TMR有更好的效果.

摘要： SRAM型FGPA由于能重复编程、集成密度高、逻辑资源丰富、制造工艺先进,甚至具有动态部分可重构等特点,近年来在航天领域的应用范围逐渐扩大.但随着集成电路制造工艺的进步,使得FPGA线宽变小,工作电压变低,从而导致其发生单粒子效应,尤其是单粒子翻转的风险增加.本文在分析SRAM-FPGA单粒子效应故障模式和机理的基础下,对其容错方法进行了总结和研究,并针对SRAM-FPGA常用的抗单粒子效应三模冗余方法进行了实例设计.

摘要： 本文介绍了LED光源在航天照明领域的应用现状及优势。针对单粒子效应给航天照明控制电路带来的威胁,利用FPGA的分层设计特性,分别提出了三模冗余和可重构两种方法对控制电路进行冗余设计,以提高照明系统的可靠性。

摘要： 对卫星运行的强辐射、粒子碰撞等空间恶劣环境进行了分析。以分布式卫星系统为背景，分析了星载计算机的容错需求及特点。提出了容错、实时、分布一体化的星载计算机容错处理设计方法，对星载计算机容错处理原型系统的设计与实现进行了说明，对系统级双机容错、三模冗余的存储器处理、对抗SEL处理、分布容错处理软件层、应用程序的监控等关键的容错处理进行了讨论。

摘要： SPI串行通信总线是一种高速、全双工、同步的通信总线,具有速度快、通信协议简单、占用IO引脚少的特点.针对空间环境中,器件资源宝贵,数据通信速度要求较高等特点,将SPI总线协议应用于空间通信具有重要意义.考虑到空间恶劣环境的特点以及SPI缺少可靠传输协议,采用TMR和ACK应答技术实现了一种占用资源少、具有抗辐照功能、高速、可靠传输的宇航级SPI协议.

摘要： SPI串行通信总线是一种高速、全双工、同步的通信总线,具有速度快、通信协议简单、占用IO引脚少的特点.针对空间环境中,器件资源宝贵,数据通信速度要求较高等特点,将SPI总线协议应用于空间通信具有重要意义.考虑到空间恶劣环境的特点以及SPI缺少可靠传输协议,采用TMR和ACK应答技术实现了一种占用资源少、具有抗辐照功能、高速、可靠传输的宇航级SPI协议.

摘要： SPI串行通信总线是一种高速、全双工、同步的通信总线,具有速度快、通信协议简单、占用IO引脚少的特点.针对空间环境中,器件资源宝贵,数据通信速度要求较高等特点,将SPI总线协议应用于空间通信具有重要意义.考虑到空间恶劣环境的特点以及SPI缺少可靠传输协议,采用TMR和ACK应答技术实现了一种占用资源少、具有抗辐照功能、高速、可靠传输的宇航级SPI协议.

摘要： 本发明提供了一种经三模冗余处理后的网表文件正确性验证方法及装置，通过获取综合后网表文件、三模配置文件和三模后网表文件；解析综合后网表文件，得到综合后的各元件信息，解析三模后网表文件，得到三模后的各元件信息表；根据三模配置文件得到元件三模配置模式，将综合后的各元件信息按照类似于三模冗余处理后的元件信息生成各元件类三模期望信息；将三模冗余处理后的各元件信息与各元件类三模期望信息进行比对，若一致，则三模冗余处理正确。测试人员只需输入处理前后的网表文件及三模配置文件即可得知处理结果是否正确，可用于批量数据测试中，可以降低对测试人员的技术要求，同时大大提高了测试效率，降低测试成本。

摘要： 本发明涉及一种低成本三模冗余锁存器，包括第一锁存器、第二锁存器、第三锁存器以及新型表决器，第一锁存器、第二锁存器和第三锁存器的信号输入端并联且均接外部输入信号D，第一锁存器输出信号A至新型表决器的第一信号输入端，第二锁存器输出信号B至新型表决器的第二信号输入端，第二锁存器中第二CMOS传输门输出信号BF至新型表决器的第三信号输入端，第三锁存器输出信号C至新型表决器的第四信号输入端，新型表决器的输出信号Q作为三模冗余锁存器的输出信号。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且有效降低了面积开销和延迟，是一种低成本的三模冗余锁存器。

摘要： 本发明实施例提供了一种针对28nm的三路全隔离的三模冗余的抗辐照电路，涉及抗辐照电路技术领域，能够实现单粒子翻转，单粒子多比特翻转加固与面积损耗最小。所述电路包括：本征电路、延时路1和延时路2，本征电路包括组合逻辑，组合逻辑一端输入数据，另一端与寄存器1的一端连接，寄存器1的另一端连接大数据判决器的一端，大数据判决器的另一端输出数据；延时路1包括：deglitch1，deglitch1的一端连接组合逻辑的另一端，deglitch1的另一端连接寄存器2的一端，寄存器2的另一端连接大数据判决器的一端；延时路2包括：deglitch2，所述deglitch2的一端连接组合逻辑的另一端，deglitch2的另一端连接寄存器3，寄存器3的另一端连接大数据判决器的一端。

摘要： 本发明公开了一种基于网表解析单粒子敏感性的部分三模冗余方法及系统。其中，部分三模冗余方法包括：S1：获取FPGA电路设计文本文件；S2：根据所述FPGA电路设计文本文件获取FPGA电路网表的使用信息；S3：对所述FPGA电路网表的使用信息进行单粒子敏感分析，确定FPGA电路中所有的单粒子翻转敏感单元；S4：对所述单粒子翻转敏感单元进行三模冗余处理，生成抗单粒子效应的部分三模冗余电路。本发明只针对电路中的单粒子敏感单元进行三模冗余，相对于全冗余电路而言，提高了电路抗单粒子相应能力，延长了电路平均无故障时间在保障了FPGA电路的可靠性的同时也节省电路的资源。

摘要： 本发明提供了一种基于三模冗余的外设控制方法及系统，该系统包括：相同的三个计算机子系统和一个或多个系统外设，本发明采用三个计算机子系统获取外部关联设备的外部数据，三个计算机子系统根据外部数据分别进行计算得到三份计算数据，并对三份计算数据进行两两比对确定三个计算机子系统的计算数据是一致的，三个计算机子系统中的当班机通过冗余控制端口将控制数据传输至目标系统外设，并通过目标系统外设将控制数据传输至目标外部关联设备。本系统中不存在单点设备，且三个计算机子系统同步获取外部数据以保持一致性，方便三个计算机子系统随时切换，避免了现有系统中单点设备发生异常影响系统的正常工作，满足系统连续不间断工作的要求。

摘要： 本发明公开一种三模冗余计算机软件数据同步方法。所述方法包括：构建同步数据消息；各CPU模块分别向另外两个CPU模块发送同步开始开关信号；各CPU模块在接收到另外两个CPU模块发送的同步信号后，向另外两个CPU模块发送同步数据消息，并在同步数据消息发送完毕后，发出同步结束开关信号；各CPU模块分别判断是否接收到另外两个CPU模块的同步结束开关信号，若收到同步结束开关信号，则读取同步数据消息，若未接收到同步结束开关信号，则根据需要同步的数据消息长度，计算读取同步数据消息用时，延时进行时间补偿；三个CPU模块进行数据表决。采用本申请技术方案能够保证参与计算的数据一致；同时保证三模冗余软件运行步调一致。

摘要： 本发明涉及一种双向管脚三模冗余电路、方法及FPGA芯片，其中，三模冗余电路，包括：三组并列设置的双向管脚判断电路，所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。本发明实现了使用最小的资源代价完成双向管脚的三模冗余设计，解决了商业通用设计方案中无法对双向管脚进行Triple‑VotedType处理的问题。

摘要： 本发明提供了一种经三模冗余处理后的网表文件正确性验证方法及装置，通过获取综合后网表文件、三模配置文件和三模后网表文件；解析综合后网表文件，得到综合后的各元件信息，解析三模后网表文件，得到三模后的各元件信息表；根据三模配置文件得到元件三模配置模式，将综合后的各元件信息按照类似于三模冗余处理后的元件信息生成各元件类三模期望信息；将三模冗余处理后的各元件信息与各元件类三模期望信息进行比对，若一致，则三模冗余处理正确。测试人员只需输入处理前后的网表文件及三模配置文件即可得知处理结果是否正确，可用于批量数据测试中，可以降低对测试人员的技术要求，同时大大提高了测试效率，降低测试成本。

摘要： 本发明公开了一种适用于满足三模冗余的物理搭建方法，在布局阶段采用了对时钟管理单元进行定制设计，同组三个寄存器在实现中通过脚本得到有效控制，由于现有三模寄存器增加了时钟延时，具有在先进工艺下不同工艺角下延时差异大的特点，降低了时序收敛难度，有效加快了设计效率，最终三模时钟相位差检查采用了时钟长度比较法完成。本发明能够在确保单粒子效应得到有效改进的同时，能够确保三模设计快速达到设计指标。本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且能满足其它流片签核条件。

摘要： 本发明公开了利用三模冗余实现高可靠光纤陀螺本征频率的系统，包括三个并列的改进型DDS模块，三模冗余模块和校正模块；三个改进型DDS模块中预设阈值N，接收控制频率字M以及时钟信号，使控制频率字M按照时钟信号进行累加，根据累加值与阈值N的比较结果分别生成三路波形数据，并输出至三模冗余模块和校正模块；三模冗余模块对三路波形数据进行逻辑运算得到输出波形数据f