锁存器

摘要： 本研究提出一种基于三模冗余和三级错误拦截的四节点翻转容忍锁存器设计(TTEQNUTL)。该锁存器由3个单节点翻转的自恢复模块(SNUSR1、SNUSR2和SNUSR3)、1个三级错误拦截模块和7个传输门组成。每个SNUSR模块均包含2个普通的C单元和2个钟控C单元,4个C单元形成一个环形结构。HSPICE试验结果表明,与2个锁存器(LCTNURL、IHTRL)的平均值相比,本研究提出的锁存器以牺牲21.95%的面积开销为代价,使功耗降低30.77%、延迟降低48.56%、功耗延迟积(Power Delay Product,PDP)降低66.92%。

摘要： 模数转换电路的性能优化不断推进比较器电路的发展,适用于高速低功耗的比较器是集成电路设计的主要发展方向。给出一种动态比较器,使用动态预放大电路结构实现低功耗高速度比较器特性,前置放大器能够增强响应速度,同时还可以有效减小失调电压对性能造成的影响。仿真结果显示当时钟频率35M,1.5V电源电压仿真环境下比较器平均功耗82μm,精度小于1mV,失调电压小于0.5mV。

摘要： CMOS工艺的特征尺寸不断缩减,电荷共享效应诱发的单粒子三点翻转成为研究热点.本文提出了一种单粒子三点翻转自恢复的抗辐射加固锁存器:Hydra-DICE(Dual Interlocked Storage Cell).该锁存器基于24个同构的交叉耦合单元(Cross-Coupled Elements,CCE)排列成阵列结构.当内部任意三个节点同时发生单粒子翻转时,该锁存器都可以自行恢复到正确的逻辑值.与具有等效三点自恢复能力的TNURL(Triple Node Upset Self-Recoverable Latch)锁存器相比,该Hydra-DICE锁存器面积开销降低50％,延迟降低48.28％,功耗降低25％,功耗延迟积降低61.21％.仿真结果表明,该加固锁存器在容错性能、面积开销、延迟和功耗方面取得了很好的折中.

摘要： 模数转换电路的性能优化不断推进比较器电路的发展,适用于高速低功耗的比较器是集成电路设计的主要发展方向.给出一种动态比较器,使用动态预放大电路结构实现低功耗高速度比较器特性,前置放大器能够增强响应速度,同时还可以有效减小失调电压对性能造成的影响.仿真结果显示当时钟频率35 M,1.5 V电源电压仿真环境下比较器平均功耗82 μW,精度小于1 mV,失调电压小于0.5 mV.

摘要： 随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性.为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL).该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构.利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态.详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch,LCTNUT,TNUTL,TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9％,延迟平均降低了87.8％,功耗延迟积平均降低了92.3％,面积开销平均增加了15.4％.相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性.

摘要： 本文围绕 8×8 点阵屏驱动系统的设计展开论述,利用 proteus 电路仿真软件设计了 8×8 点阵屏驱动系统的电路原理图,并通过 8×8 点阵屏正确显示出了心形图案,验证了 8×8 点阵屏驱动电路及其程序设计的正确性,并给出了部分 C 程序代码。

摘要： 在液晶显示驱动领域,无论是高速还是低速接口电路系统中,都会用到串行数据转并行数据的转换电路。由于具有高速率传输性能以及简单结构设计,串行接口已经成为当前传输接口的发展趋势。本文所述的采用锁存结构的串并转换器采用了异步电路的设计,拥有更高的时序冗余度,对延迟不敏感,且具有更好的高频工作特性,适合屏幕驱动电路的设计需求。

摘要： 在纳米数字锁存器中,多节点翻转(multiple-node upset,MNU)正持续增加.虽然现有基于互连单元的抗辐射加固设计(radiation hardening by design,RHBD)的锁存器可以恢复所有MNU,但是需要更多的敏感节点和晶体管.为了在获得高可靠性的同时降低硬件开销,提出利用辐射翻转机制进行加固的方法.首先,通过使用屏蔽晶体管减少敏感节点,进而降低使用的晶体管数;然后,将2个单元内的上拉晶体管进行交叉互连,从而构造出一个可抗MNU翻转的RHBD锁存器.在65 nm工艺下,与现有基于互连技术的RHBD锁存器相比,提出的RHBD锁存器可平均减少12.82％的面积,319.22％的延迟和10.66％的功耗.

摘要： 介绍了一种基于锁存器的串行数据转并行数据的接口转换电路的设计方法.串并转换电路由采样信号发生器和并行锁存器两部分组成.采样信号发生器用于将时钟转换为一个个和时钟信号边沿对齐的小脉冲,脉冲宽度为时钟周期的一半;并行锁存器是由若干个锁存器并行而成,锁存器数据输入端连接在一起,由采样脉冲控制锁存器对串行输入数据依次进行采样.数据存储在锁存器中不会丢失,直到下一次采样新的数据写入,因此有足够的时序冗余来保证数据的正确输出.最后对电路的功能进行了仿真验真.

摘要： 本文以检测老化和软错误为切入点,提出了一种既能在线检测老化又能在线检测软错误的电路结构,硬件开销增加不足10%,却很好地整合了两种功能。通过对增强型扫描结构的保持锁存器进行改进,使得其在不同的应用环境下可以进行模式间的切换,继而实现了针对老化和软错误的双重检测。Hspice模拟器的仿真结果很好地说明了方案的可行性。

摘要： 针对纳米级工艺下瞬态故障引发的软错误可能造成电路失效这一问题,提出一种容软错误的流水线电路加固方案.该方案面向软错误的主要诱因--单事件翻转(single event upset,SEU),利用新型的容错结构锁存器(radiation hardened by design Iatch,RHBDL),构造高可靠性的触发器RHBD-DFF,对电路中原始时序单元进行加固,同时对流水线电路进行了软错率理论分析.考虑到加固所带来的附加开销,采取选择性加固的策略,对电路中的关键时序单元进行加固.实验结果表明,基于开销限制前提的选择性加固,能够达到以低开销代价换取高容错性能的目的.

摘要： 提出了一种全差分型的CMOS动态比较器，该动态比较器是由采样电路、预防大器和动态锁存器构成。采样电路和预放大器首先完成对输入信号的采样、放大, 再由动态锁存器完成对信号的动态输出。文中分析了引起失调的原因，在SMIC 0.18 μm 1P6M CMOS工艺下对电路进行了全定制版图的设计并进行了后仿真验证，分析模拟结果表明：比较器差分对管栅宽失配在0%～10%时，其失调电压在0.1μV～2.5mV内变化；其输入动态电压范围为-1V～2.3V；当温度由-50°C～150°C时，其平均工作电流小于300nA，该动态电路的静态功耗几乎为零，电路的最大功耗为0.6μW；比较器最终版图面积约为0.0015mm2。

摘要： 本文主要是对CMOS电路的抗辐射加固RHBD技术进行了研究,介绍了基于RHBD技术的纠错码技术、保护门(Guard-gates)电路技术、双互锁存储单元(DICE)技术、三模冗余(TMR)技术等；并给出了基于DICE结构的锁存器的设计及其功能仿真波形.

摘要： 本文设计了一种用于快速充电器中的振荡电路。该电路采用数字控制的思想,通过设计两个环路来控制RS锁存器的工作状态产生振荡.环路一由RS锁存器的输出经反相和延时后控制S端,环路二通过为电容充放电来控制R端.为了得到实际需要的频率,采用后接两级T触发器分频的结构,可以减小电路中电容的大小,节省了版图的面积.最后用HSPICE软件对电路进行了仿真和验证。

摘要： JK 触发器是数字电路设计中应用非常广泛的一类触发器，教学中发现有些教材和文章对同步JK 触发器的存在问题有争议，本文详细分析了同步JK 触发器的电路结构，仿真和电路实测结果都证明不存在同步JK 触发器。

摘要： JK 触发器是数字电路设计中应用非常广泛的一类触发器，教学中发现有些教材和文章对同步JK 触发器的存在问题有争议，本文详细分析了同步JK 触发器的电路结构，仿真和电路实测结果都证明不存在同步JK 触发器。

摘要： JK 触发器是数字电路设计中应用非常广泛的一类触发器，教学中发现有些教材和文章对同步JK 触发器的存在问题有争议，本文详细分析了同步JK 触发器的电路结构，仿真和电路实测结果都证明不存在同步JK 触发器。

摘要： JK 触发器是数字电路设计中应用非常广泛的一类触发器，教学中发现有些教材和文章对同步JK 触发器的存在问题有争议，本文详细分析了同步JK 触发器的电路结构，仿真和电路实测结果都证明不存在同步JK 触发器。

摘要： 本文提出一种带时钟控制的动态CMOS锁存比较器结构，引入了交叉耦合负载，复位、钳位技术，获得了高精度和较低的功耗。设计采用0.5um CMOS高压工艺，电源电压为-5V~5V，10MHz时钟频率下，失调电压2uV，比较精度50uV，适用于MEMS加速度计数字读出电路的低频应用。

摘要： 本发明是关于一种动态逻辑归零锁存器、锁存方法与动态锁存电路，该动态逻辑归零锁存器，包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

摘要： 本发明涉及半导体器件，公开了一种锁存器及包括该锁存器的分频器电路。本发明中，该锁存器在同一条电流通路上实现了两对差分信号的处理，实现了电流的复用，节省了芯片面积，降低了功耗。在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。

摘要： 本发明包含一种锁存器结构和使用所述锁存器的自调整脉冲产生器。在实施例中，所述系统包含第一锁存器和经耦合以将时序信号提供给所述第一锁存器的脉冲产生器。所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器。

摘要： 一种改进的CMOS高电压锁存器(100)存储待写入到非易失性存储器的存储器单元的数据位，所述CMOS高电压锁存器(100)具有两个交叉耦合的CMOS反相器(102、104)。一个反相器(104)具有下拉分支，其包含连接在锁存器输出节点与连接到接地的第二高电压低阈值NMOS下拉晶体管(118)之间的通过栅极高电压NMOS晶体管(116)。所述NMOS晶体管(116)的栅极接收具有逻辑高值的备用信号以在所述CMOS锁存器(100)处于数据载入操作模式中时和在高电压写入操作模式期间接通所述NMOS晶体管(116)。所述NMOS晶体管(118)进而将所述第二NMOS下拉晶体管(118)上的电压限制于小于所述备用信号，从而减小来自第二NMOS下拉晶体管(118)的穿通电流和漏极到衬底泄漏。

摘要： 本发明是关于一种动态逻辑归零锁存器、锁存方法与动态锁存电路，该动态逻辑归零锁存器，包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

摘要： 本公开涉及静态锁存器以及包括静态锁存器的处理器和计算装置。提供了一种静态锁存器，包括：输入级，用于接收锁存器输入（D）；输出级，用于输出锁存器输出（Q）；中间节点（B），设置于所述输入级的输出和所述输出级的输入之间，其中，所述输出级接收所述中间节点处的信号作为输入；以及反馈级，接收所述锁存器输出，并提供反馈到所述中间节点，其中，所述反馈级和输入级具有逻辑高状态、逻辑低状态和高阻状态。

摘要： 本公开涉及锁存器以及包括锁存器的处理器和计算装置。提供了一种反相输出的锁存器，包括：输入级，用于接收锁存器输入；输出级，用于输出锁存器输出；中间节点，设置于所述输入级的输出和所述输出级的输入之间，其中，所述输出级接收所述中间节点处的信号作为输入；以及反馈级，接收所述锁存器输出，并提供反馈到所述中间节点，其中，所述反馈级具有逻辑高状态、逻辑低状态和高阻状态，其中，所述锁存器输出与所述锁存器输入反相。

摘要： 一种处理系统，包括处理器内核(107)和耦接到所述处理器内核的调度器(230)。所述处理系统在所述处理器内核中执行第一活动线程和第二活动线程，并且检测所述第一活动线程或所述第二活动线程的交换事件。基于所述交换事件，使用阴影锁存器配置的固定映射系统(267)，所述处理系统将所述第一活动线程或所述第二活动线程替换为基于阴影的线程，所述基于阴影的线程存储在阴影锁存器配置的寄存器文件(111)中。

摘要： 本文中描述用于具有主锁存器和从锁存器的的触发器电路。触发器电路包含主锁存器，主锁存器配置成锁存输入数据信号且基于主时钟信号而输出数据锁存信号。电路还包含从锁存器，从锁存器耦接到主锁存器且配置成基于从锁存器时钟信号和数据锁存信号而产生输出数据信号。此外，电路包含耦接到主锁存器和从锁存器的偏斜时钟电路。偏斜时钟电路配置成接收时钟信号且基于时钟信号而产生主时钟信号和从时钟信号。主时钟信号和从时钟信号是独立时钟信号，主时钟信号和从时钟信号的时序通过偏斜时钟电路相对于彼此偏斜。

摘要： 本发明涉及半导体器件，公开了一种锁存器及包括该锁存器的分频器电路。本发明中，该锁存器在同一条电流通路上实现了两对差分信号的处理，实现了电流的复用，节省了芯片面积，降低了功耗。在分频器电路中使用上述锁存器，相对于传统分频器电路，将使用一半的锁存器实现相同的功能，节省面积，降低功耗，同时由于电路结构简单，可以大幅提高输出信号的相位正交性和幅度匹配性，提高电路的性能，并且在反馈通路上，多加几级锁存器，就可以非常容易地扩展成不同分配模式的分频器，可扩展性好。