寄存器

摘要： STM32嵌入式系统一般采用固件库函数编程,虽然有利于处理复杂问题,但不易被学生理解,将简单问题复杂化,STM32嵌入式系统可以直接操作寄存器来编写程序,处理简单问题更直观方便。本文探究用经典寄存器直接操作、库函数操作和库函数与寄存器混合操作等四种编程方法实现任务要求,并且采用Proteus 8.6软件仿真。给出了利用不同编程方法的特点处理适合任务的编程策略,实现程序的简化或优化,使得学生易于接受和理解的目的。

摘要： 事件:ISO 24165-1:2021《数字令牌标识符(DTI)注册、分配和结构第1部分:注册和分配方法》发布内容:近年来,数字货币、加密货币逐渐普及,其统一使用的需求也在增加,其安全性问题也引起了大众关注。数字令牌标识符(DTI)可以履行这一职责,操作的机器可直接读取公开访问的中央寄存器中的DTI,帮助用户更方便地使用数字货币。

摘要： 为研究一种更为高效的交互式传输协议,从而解决内生性数据在中台间交互效率过低的问题,设计了基于中台架构的内生性数据安全交互系统。以CAN中台总线控制器作为核心调配元件,按需连接寄存器处理模块与内生处理器交互控制模块,实现交互系统的硬件执行环境搭建。在此基础上,设置交互式连接协议栈,通过定义数据安全映射关系的方式,转换中台间存储数据的交互格式,实现系统的软件执行环境搭建,联合相关硬件设备结构体,完成基于中台架构的内生性数据安全交互系统设计。实验结果表明,与传统系统相比,安全交互系统传输协议的实际利用效率更高,内生性数据从一个中台节点跳转至另一个中台节点所需的传输时间更短,可有效解决内生性数据在中台间交互效率过低的问题。

摘要： SRAM型FPGA容易受到空间辐射环境引起的单粒子翻转效应影响,造成软件在轨故障进而影响任务成败,因此在空间应用时普遍采用三模冗余技术进行设计加固来提高软件可靠性。使用Xilinx TMRTool工具实现SRAM型FPGA的三模冗余是目前流行的三模冗余实现方式,该方式无需额外编写代码,简化了设计师的工作。分析了Xilinx TMRTool对软件网表文件的改变流程和机理,对比了三模冗余处理前后FPGA寄存器的不同布局布线结果,分析了三模冗余工具对寄存器置位和复位的影响,给出了以SRAM型FPGA为核心控制器的产品设计建议。

摘要： 本文提出了一种使用脉冲锁存器的寄存器堆设计方法。脉冲锁存器在性能、面积和功率方面具有一些优势,是寄存器堆的一种有吸引力的实现方式,也就是MOS电流模式逻辑(MCML)动态寄存器。该寄存器采用工作在主从配置下的三态缓冲器。本文还研究了寄存器在时钟重叠时的行为,发现它不符合预期的功能。快速移位寄存器消耗很大的时钟功率,因为移位寄存器的位宽和时钟频率与PWM占空比分辨率成比例增加。初步结果表明,与传统建筑相比,在面积和功耗方面都有很大的节省。使用该方法设计的移位寄存器有望在速度性能上获得极大的提高。与传统的同类设计相比,针对Xilinx Virtex 6设备的整体时延降低了41.9%以上。对于二进制序列,自相关函数不是指数为零的,也就是说,二进制序列不是马尔可夫二进制序列。以下分析了基于反馈移位寄存器的后处理产生马尔可夫二进制随机序列的方法。

摘要： 本文提出了一种使用脉冲锁存器的寄存器堆设计方法.脉冲锁存器在性能、面积和功率方面具有一些优势,是寄存器堆的一种有吸引力的实现方式,也就是MOS电流模式逻辑(MCML)动态寄存器.该寄存器采用工作在主从配置下的三态缓冲器.本文还研究了寄存器在时钟重叠时的行为,发现它不符合预期的功能.快速移位寄存器消耗很大的时钟功率,因为移位寄存器的位宽和时钟频率与PWM占空比分辨率成比例增加.初步结果表明,与传统建筑相比,在面积和功耗方面都有很大的节省.使用该方法设计的移位寄存器有望在速度性能上获得极大的提高.与传统的同类设计相比,针对Xilinx Virtex 6设备的整体时延降低了41.9％以上.对于二进制序列,自相关函数不是指数为零的,也就是说,二进制序列不是马尔可夫二进制序列.以下分析了基于反馈移位寄存器的后处理产生马尔可夫二进制随机序列的方法.

摘要： 温度作为国际计量基本物理量之一,直接和节能性、耐久性等主要维护保养指标挂钩.通用测温仪器有许多缺点,如需要补偿导线较多、保养较难、智能化程度低.智能集成温度传感器作为较先进的测温仪器,具有测温精度高、本地化为4～20 mA的标准信号、集成度高、保养方便等优点.因此,智能集成温度传感器的研究具有积极的实际意义和工程意义.

摘要： 随着NAND闪存工艺尺寸的缩小,为了确保闪存阈值电压分布在相对狭窄的区间,通常使用ISPP/ISPE(步进式编写操作/步进式擦除操作)对闪存操作.但是随着P/E循环的增加,相应的操作时间也随之改变,会极大的影响闪存的性能.因此本设计对传统ISPP/ISPE进行改良,通过使用额外的寄存器,针对P/E循环次数的不同阶段,调整ISPP/ISPE操作参数,使系统在不同的P/E循环次数下,仍能维持稳定的擦写性能.

摘要： 本文介绍了40nm工艺下一款16×36b7读6写的寄存器文件全定制设计,采用读写阵列分离策略,支持32位和36位两种写入操作.为了解决多个读端口读同一地址时读出过慢的问题,提出了一种基于与或非逻辑搭建的16选1读出电路.读写阵列分离的应用,压缩了读出位线的线长,提高了读出速度.版图后的模拟结果表明,在Typical Corner工作条件下,寄存器文件相对于读地址变化的读出延时为217ps,写后读延时为440ps,平均功耗为11.18mW.

摘要： 针对二进制翻译系统QEMU在寄存器分配时未考虑基本块之间以及循环体之间对寄存器需求的差异,造成不必要的寄存器溢出而导致的冗余访存开销问题,引入全局寄存器静态分配和局部寄存器动态分配思想,提出高效的基于优先级的动静结合寄存器分配优化算法.该算法首先基于源平台不同寄存器使用的统计特征和各变量的生命周期,静态进行全局寄存器分配;然后依据中间表示与源平台寄存器之间的映射关系,获取基本块中间指令需求寄存器次数并排序确定寄存器分配的优先级;然后依据优先级顺序动态进行寄存器分配,从而减少寄存器溢出次数,降低生成的本地代码的膨胀率以及访存次数,提高目标程序性能.对nbench、典型的递归程序和SPEC2006的测试表明,该算法有效减少了本地代码的访存次数,提高了程序性能,平均比优化前性能分别提升了8.56％、8.14％、8.01％.

摘要： 寄存器重命名技术在乱序超标量处理器中解决了名相关问题,可以发掘指令级并行性,提高处理器的性能.X处理器是一款乱序超标量处理器,体系结构寄存器包含32个64位整数寄存器、32个64位浮点数据类型和32个128位的向量寄存器.本文描述了X处理器的寄存器重命名机制的设计,首先对整个重命名机制的结构进行了详细介绍,包括寄存器重命名映射表、重命名寄存器文件和重命名寄存器管理单元.然后说明了该重命名机制的工作流程,包括重命名寄存器的分配和释放两个方面,最后进行了实验分析.

摘要： 本文针对网络接口芯片(NIC)中寄存器多源访问机制面临的三个方面的需求,即不同类型寄存器的访问速度差异化处理、多种寄存器访问请求源的合理调度、实现机制利于芯片后端设计的布局布线,提出一种NIC中寄存器多源访问的调度与实现机制,采用不同类型寄存器请求并行调度的策略和基于双环的实现结构.和已有的方法相比,本文提出的方法及实现机制能够实现计算结点对用户可编程寄存器的快速访问,提供带内和带外相结合的多途径的配置及监控功能,且实现方案有利于芯片后端布局布线.

摘要： 在以太网交换芯片中,每个交换端口需要一套独立的接口与外围电路连接,因此会占用大量的I/O接口,造成芯片管脚资源紧张的局面.在这种情况下,本文面向以太网交换芯片内部寄存器的访问,在已有的MDC/MDIO接口控制器中进行改进和扩展,提出了一种MDC/MDIO接口的复用方法.该方法保持对原始MDC/MDIO接口的兼容,同时允许用户通过MDC/MDIO接口对交换芯片内部的寄存器进行访问,避免了采用传统的SPI、I2C接口,减少了芯片管脚的数目.通过将该接口集成在千兆以太网交换芯片LCE5389中并进行仿真和FPGA综合,实验表明与采用SPI接口的方案相比,采用MDC/MDIO接口复用的方法不仅减少了I/O接口数目,而且其访问速率也满足功能需求.

摘要： 随着X86平台的发展,BIOS中已经取消了对系统定时开机功能的支持,但是定时开机功能在一些特殊的应用场所还是非常必要的,如一些比较偏远的地方等;所以,为满足某些用户的需要,本文介绍了一种在Intel X86架构的芯片组平台上实现定时开机功能的方法,并在UEFI BIOS中实例化.该方法主要是通过借助X86平台自带的RTC时钟报警功能在CMOS寄存器中设置开机时间来实现定时开机,从而实现了在实际应用中不需要工作人员亲自到工作现场就可以启动系统进行工作的目的.

摘要： 随着测量技术的发展,对总线的传输速度和带宽提出了更高的要求,传统的PCI驱动不能够满足数据的处理,PCIe总线对PCI总线进行了改进和提升,本文针对TMS320C6674多核架构的DSP,介绍了Inbound和Outbound地址映射寄存器,并描述了EDMA工作原理,最后给出了PCIe驱动的工作流程.结果验证了该方法的具有较高的传输速率,完全满足工程需求.

摘要： 本文介绍了X-DSP一种基于64位混洗单元的设计结构,主要实现向量处理单元之间的寄存器级的数据交互.该结构由主控逻辑、交叉网络、输入、输出逻辑四部分构成.利用Cadance公司的RC工具进行综合,结果表明,该设计的预期性能达到了X型DSP1.5GHz的工作目标.

摘要： 传统的中断现场保护保存所有寄存器的内容,虽然使得程序的设计得到简化,但是同时造成了多余的寄存器保护,增加了中断响应的时间.有限中断现场保护策略能够根据具体中断服务中所需要使用的通用寄存器而进行相应的有限的保护,缩短了现场保护的时间,使用户中断服务能够尽早的到处理,提高了中断实时性。

摘要： 本文分析了Register File(RF)结构中译码、读电路和写电路等不同部分静态功耗和动态功耗的构成,提出了符合RF物理结构和工作方式的功耗仿真方法,并基于特定工艺完成了RF各个部分静态功耗和动态功耗仿真.在此基础上本文描述了RF结构级功耗模型参数和功耗计算方法,该模型可以支持结构级仿真器对不同容量、端口数目、数据宽度的RF节拍级精确功耗计算的需要.

摘要： 正方向的移位动作中，在对晶体管(T1)的第1栅极端子充电时，向晶体管(T2)的第2栅极端子输入电压比第1输入信号(S)的电压高的第2输入信号(VS)，在使晶体管(T1)的第1栅极端子放电时，向晶体管(T3)的第3栅极端子输入电压比第3输入信号(R)的电压高的第4输入信号(VR)，反方向的移位动作中，在对晶体管(T1)的第1栅极端子充电时，向晶体管(T3)的第3栅极端子输入电压比第3输入信号(R)的电压高的第4输入信号(VR)，在使晶体管(T1)的第1栅极端子放电时，向晶体管(T2)的第2栅极端子输入电压比第1输入信号(S)的电压高的第2输入信号(VS)。

摘要： 对于上行链路的载波聚合，基于针对服务小区（c）的最大输出功率（PCMAX，C）以及总计最大输出功率（PCMAX），确定所述服务小区c中的发送功率；针对所述服务小区（c）的最大输出功率（PCMAX，C），基于与所述服务小区所属的频带对应的功率等级所定义的最大输出功率（PPowerClass），所述总计最大输出功率（PCMAX），是基于与集成的频带组合对应的功率等级所定义的最大输出功率（PPowerClass）。

摘要： 正方向的移位动作中，在对晶体管(T1)的第1栅极端子充电时，向晶体管(T2)的第2栅极端子输入电压比第1输入信号(S)的电压高的第2输入信号(VS)，在使晶体管(T1)的第1栅极端子放电时，向晶体管(T3)的第3栅极端子输入电压比第3输入信号(R)的电压高的第4输入信号(VR)，反方向的移位动作中，在对晶体管(T1)的第1栅极端子充电时，向晶体管(T3)的第3栅极端子输入电压比第3输入信号(R)的电压高的第4输入信号(VR)，在使晶体管(T1)的第1栅极端子放电时，向晶体管(T2)的第2栅极端子输入电压比第1输入信号(S)的电压高的第2输入信号(VS)。

摘要： 对于上行链路的载波聚合，基于针对服务小区（c）的最大输出功率（PCMAX，C）以及总计最大输出功率（PCMAX），确定所述服务小区c中的发送功率；针对所述服务小区（c）的最大输出功率（PCMAX，C），基于与所述服务小区所属的频带对应的功率等级所定义的最大输出功率（PPowerClass），所述总计最大输出功率（PCMAX），是基于与集成的频带组合对应的功率等级所定义的最大输出功率（PPowerClass）。

摘要： 一方面的处理器包括能够存储组装数据的寄存器组。执行单元与该寄存器组耦合。执行单元响应于指令采用至少两个不同方式访问寄存器组。该至少两个不同方式包括寄存器组代表多个N位寄存器的第一方式。至少两个不同方式还包括寄存器组代表具有至少2N个位的寄存器组的第二方式。在一个方面中，至少2N个位是至少256个位。

摘要： 本发明是构成移位寄存器电路的各级的单位移位寄存器电路，其包括：输出用晶体管(T1)，对漏极端子输入规定的时钟信号(CK)，从源极端子输出输出信号(OUT)；和置位用晶体管(T2)，其是在输出用晶体管(T1)的一个栅极电极连接有源极端子的晶体管(T2)，对漏极端子输入输入信号(S)，对输出用晶体管(T1)的栅极电极(节点(VC))充电时，对栅极电极输入电压比输入信号(S)的电圧高的输入信号(VS)。

摘要： 在一种可用于具有大屏幕尺寸和高分辨率的液晶显示设备中的移位寄存器和具有该移位寄存器的LCD设备中，该移位寄存器包括相互级联的级，并且每个级具有用于产生进位信号的进位缓冲器。移位寄存器的每个级的下拉晶体管分成第一下拉晶体管和第二下拉晶体管。大于施加于时钟产生器的电源电压Von的电源电压Vona施加于移位寄存器。由于栅极线的RC延迟而造成的信号延迟可被最小化，移位寄存器独立于TFT的阈值电压变化，并且图像显示质量可以不被恶化。

摘要： 一方面的处理器包括能够存储组装数据的寄存器组。执行单元与该寄存器组耦合。执行单元响应于指令采用至少两个不同方式访问寄存器组。该至少两个不同方式包括寄存器组代表多个N位寄存器的第一方式。至少两个不同方式还包括寄存器组代表具有至少2N个位的寄存器组的第二方式。在一个方面中，至少2N个位是至少256个位。

摘要： 本发明是构成移位寄存器电路的各级的单位移位寄存器电路，其包括：输出用晶体管(T1)，对漏极端子输入规定的时钟信号(CK)，从源极端子输出输出信号(OUT)；和置位用晶体管(T2)，其是在输出用晶体管(T1)的一个栅极电极连接有源极端子的晶体管(T2)，对漏极端子输入输入信号(S)，对输出用晶体管(T1)的栅极电极(节点(VC))充电时，对栅极电极输入电压比输入信号(S)的电圧高的输入信号(VS)。

摘要： 在一种可用于具有大屏幕尺寸和高分辨率的液晶显示设备中的移位寄存器和具有该移位寄存器的LCD设备中，该移位寄存器包括相互级联的级，并且每个级具有用于产生进位信号的进位缓冲器。移位寄存器的每个级的下拉晶体管分成第一下拉晶体管和第二下拉晶体管。大于施加于时钟产生器的电源电压Von的电源电压Vona施加于移位寄存器。由于栅极线的RC延迟而造成的信号延迟可被最小化，移位寄存器独立于TFT的阈值电压变化，并且图像显示质量可以不被恶化。