具有单多晶硅层存储器单元的非易失性存储器器件

摘要

一种非易失性存储器器件，包括：本体(12)，至少容纳第一半导体阱(14)和第二半导体阱(15)；绝缘结构(27)；以及至少一个非易失性存储器单元(2，2’)。该单元(2，2’)包括：在第一阱(14)中的至少一个第一控制区域(16)；在第二阱(15)中的传导区域(18-20)；以及浮置栅极区域(23)，其在第一阱(14)和第二阱(15)的一部分之上延伸，电容性地耦合到第一控制区域(16)并且与传导区域(18-20)一起形成浮置栅极存储器晶体管(30)。绝缘结构(27)包括：第一绝缘区域(28)，其将浮置栅极区域(23)与第一控制区域(16)以及与传导区域(18-20)分开，并且具有第一厚度(D1)；以及第二绝缘区域(29)，其将浮置栅极区域(23)与第一控制区域(16)外部的第一阱(14)分开，并且具有大于第一厚度(D1)的第二厚度(D2)。

说明书

技术领域

本发明涉及具有单多晶硅层存储器单元的非易失性存储器器 件。

背景技术

如已知的，许多集成电子器件需要一定量的非易失性存储器。 通常，非易失性存储器在芯片外部的独立存储体(autonomous bank) 或者卡中可用，在该芯片中集成器件的控制和处理功能。然而，在 许多情况下，处理单元必须设置有在相同芯片中集成的嵌入式非易 失性存储器。

然而，常规的独立非易失性存储器单元的结构导致在CMOS制 造工艺中的有问题的集成，该CMOS制造工艺被广泛地利用以用于 生产处理和控制部件。具体而言，浮置栅极单元相对于CMOS工艺 流程通常需要附加的多晶硅层。更大数量的加工步骤和掩膜意味着 不合理的成本增加，尤其如果考虑到集成的非易失性存储器的所需 量通常不太大。

因此，已经开发具有不同架构的非易失性存储器单元，其中所 有其它集成晶体管的浮置栅极和栅极区域由单个多晶硅层制成。以 此方式，避免了附加的步骤和掩膜，并且CMOS工艺流程中的集成 更加方便。

大多通用的方案由成本高效的非易失性存储器单元代表，每个 成本高效的非易失性存储器单元使用第一选择MOS晶体管，用于编 程、擦除和读操作的第二MOS晶体管，以及用于将浮置栅极与区域 或者控制线电容性耦合的第三MOS晶体管。通过热电子入射执行对 成本高效单元的编程，而擦除利用Fowler-Nordheim效应。这些类型 的存储器单元有助于编程速度，但是使电流消耗(其相当高)和占 据面积不利。此外，擦除编程周期的最大数值相当受限并且与独立 非易失性存储器的实例单元(case cell)相比低得多。

Fowler-Nordheim存储器单元利用Fowler-Nordheim效应以用于 编程以及用于擦除。不依靠热电子入射的事实实现在编程期间与成 本高效单元相比减少消耗水平。Fowler-Nordheim单元实现在编程期 间将达到更高水平的并行性，并且从最大数量的编程和擦除周期这 一点而言更加稳健。然而，占据的面积仍然相当高并且与利用热电 子入射的成本高效单元无显著差别。

为了克服这一问题，已经提出修改的Fowler-Nordheim存储器单 元，然而，在该Fowler-Nordheim存储器单元中，所占据的面积的减 少是以编程和擦除周期中的稳健性为代价的。

发明内容

本发明的目的是提供一种不受上述限制并且具体而言实现在编 程和擦除中的高稳健性和低占据面积的组合的非易失性存储器器 件。

根据本发明，提供如权利要求1中所限定的存储器器件。

附图说明

为了更好地理解本发明，现在将参考附图仅借由非限制性示例 描述本发明的实施例，其中：

图1示出根据本发明的一个实施例的非易失性存储器器件的框 图；

图2是并入在图1的器件中的存储器阵列的一部分的俯视图；

图3是沿着图2的线III-III截取的穿过图2的非易失性存储器阵 列的第一截面；

图4是沿着图2的线IV-IV截取的穿过图2的非易失性存储器阵 列的第二截面；

图5是沿着图2的线V-V截取的穿过图2的非易失性存储器阵 列的第三截面；

图6是沿着图2的线VI-VI截取的穿过图2的非易失性存储器阵 列的第四截面；

图7是沿着图2的线VII-VII截取的穿过图2的非易失性存储器 阵列的第五截面；

图8示出图3的视图的放大细节；

图9示出图4的视图的放大细节；

图10示出在图2的存储器阵列中并入的非易失性存储器单元的 简化电气图；

图11a示出在第一操作条件下图2的阵列的存储器单元的第一截 面；

图11b示出在第一操作条件下图11a的存储器单元的第二截面；

图11c示出在第一操作条件下图11a的存储器单元的第三截面；

图11d示出在第一操作条件下图2的阵列的另一存储器单元的 第一截面；

图11e示出在第一操作条件下图11d的存储器单元的第二截面；

图11f示出在第一操作条件下图11d的存储器单元的第三截面；

图12是表示在第一操作条件下图11a至图11c的存储器单元的 简化电气图；

图13a示出示出在第二操作条件下图2的阵列的存储器单元的第 一截面；

图13b示出在第二操作条件下图13a的存储器单元的第二截面；

图13c示出在第二操作条件下图13a的存储器单元的第三截面；

图13d示出在第二操作条件下图2的阵列的另一存储器单元的 第一截面；

图13e示出在第二操作条件下图13d的存储器单元的第二截面；

图13f示出在第二操作条件下图13d的存储器单元的第三截面；

图14是表示在第二操作条件下图13a至图13c的存储器单元的 简化电气图；

图15a示出示出在第三操作条件下图2的阵列的存储器单元的第 一截面；

图15b示出在第三操作条件下图15a的存储器单元的第二截面；

图15c示出在第三操作条件下图15a的存储器单元的第三截面；

图15d示出在第三操作条件下图2的阵列的另一存储器单元的 第一截面；

图15e示出在第三操作条件下图15d的存储器单元的第二截面； 以及

图15f示出在第三操作条件下图15d的存储器单元的第三截面。

具体实施方式

参照图1，具有单个多晶硅层的非易失性存储器器件由数字1标 出并且包括按行和列(例如128-512行和512-1024列)组织的多个 存储器单元2以便形成阵列3。存储器单元2基于浮置栅极MOS晶 体管，浮置栅极MOS晶体管的阈值电压由在相应浮置栅极中存储的 电荷量确定。

可以单独读、擦除以及编程每个存储器单元2以用于存储对应 于一个或者多个位的逻辑值。具体而言，在每个存储器单元2的浮 置栅极上可以存储2^N个电荷级(level)，指示N位信息。在下文中， 为了简化，将参考双级(two-level)一位存储器单元，就其本身而言并 不暗示任何限制。

按照惯例，逻辑值“0”存储在经编程以便具有第一(高)阈值 的存储器单元2中；并且逻辑值“1”存储在经擦除以便具有比第一 阈值低的第二(低)阈值的存储器单元2中。

存储器器件1包括地址缓冲器5、行译码器6、列译码器7、读/ 写单元8、以及输入/输出缓冲器9(在下文中，术语“写”将用来无 差别地指示存储器单元2的编程和擦除操作)。

地址缓冲器5接收在阵列3的页面中所选择的基本存储单元地 址2。分别向行译码器6和列译码器7供应地址的行部分和列部分， 行译码器6和列译码器7选择阵列3的对应行和对应列。

读/写单元8控制行译码器6和列译码器7并且设置有用于存储 器单元2的读、擦除、以及编程操作所需的部件(诸如配备有电荷 泵的电源管理模块、读出放大器(sense amplifier)、比较器、参考 单元(reference cell)、信号发生器)。读/写单元8耦合到输入/输 出缓冲器9，用于接收将要写入阵列3中的字以及在外部供应从阵列 3读出的字

图2至图5示出容纳存储器器件1的半导体芯片10的一部分。 更具体而言，图2至图5示出包含通用存储器单元2的阵列3的一 部分。

存储器器件1容纳在半导体芯片10中，半导体芯片10包括单 晶半导体层，在此衬底12具有第一类型的传导性；具体而言，在描 述的示例中，衬底12是P型。衬底12容纳具有与第一类型的传导 性相反的第二类型的传导性(在该示例中，为N型)的N阱13。此 外，衬底10设置有由传导性金属焊盘限定的衬底端子Tsub，衬底端 子Tsub布置在N阱13的外部。在一个实施例中，N阱13容纳整个 阵列3。备选地，存储器器件可以包括多个N阱，每个N阱容纳非 易失性存储器阵列的相应区段(sector)或者相应行。

N阱13设置有N+类型接触区域13a并且设置有对应的端子 Tnw，N阱13从衬底12本身的表面12a开始延伸到衬底12中并且 容纳阵列3的存储器单元2。

更准确而言，多个第一P阱14(在图2至图5中只有一个P阱 14可见)和多个第二P阱15布置在N阱13中，多个第一P阱14 和多个第二P阱15穿过整个阵列3平行延伸并且具有第一类型的传 导性。布置在同一行上的存储器单元2共用邻近的第一P阱14和第 二P阱15。第一P阱14和第二P阱15设置有相应的P+型接触区域 14a、15a并且设置有对应的端子Tpw1、Tpw2。

每个存储器单元2包括布置在相应第一P阱14中的元件、布置 在相应第二P阱15中的元件、以及布置在N阱13的在相应第一P 阱14和相应第二P阱15之间的部分中的元件。

详细地，存储器单元2包括从表面12a朝向衬底12内部延伸的 多个传导性区域16-20、浮置栅极区域23、以及选择栅极区域25。

传导性区域包括第一写区域或者编程区域16、第二写区域或者 擦除区域17、第一传导区域18、第二传导区域19和第三传导区域 20。

N+型的编程区域16容纳在第一P阱14中并且具有端子Tp。P+ 型的擦除区域17容纳在第一P阱14和第二P阱15之间的N阱13 中，并且具有端子Te。第一传导区域18、第二传导区域19、以及第 三传导区域20均为N+型并且容纳在第二P阱15中。第一传导区域 18和第三传导区域20设置有相应端子Ts、Td。此外，在一个实施 例中，编程区域16、擦除区域17、以及第二传导区域19在阵列3 的列方向上对准，即在垂直于第一P阱14和第二P阱15的方向上。 第一传导区域18、第二传导区域19、以及第三传导区域20则是在 阵列3的行方向上对准，即在平行于第一P阱14和第二P阱15的 方向上。

由多晶硅制成的浮置栅极区域23在横切于第一P阱14和第二P 阱15的方向上延伸，并且并入在由氧化硅制成的绝缘结构27中， 绝缘结构27覆盖芯片20并且包括薄栅极氧化物区域和厚场氧化物 区域，如下文所述。浮置栅极区域23部分地位于第一P阱14上方， 其中浮置栅极区域23与编程区域16邻近并且略微重叠，并且部分 地位于第二P阱15上方，其中浮置栅极区域23与第一传导区域18 以及第二传导区域19邻近并且略微重叠，并且位于N阱13的在第 一P阱14与第二P阱15之间包括的部分上。此处，浮置栅极区域 23与擦除区域17邻近并且略微重叠。例如，浮置栅极区域23关于 编程区域16、擦除区域17、第一传导区域18、以及第二传导区域 19的重叠程度由传导性区域的扩散(在所需的注入之后)确定，并 且可与能够利用CMOS技术获得的常规MOS晶体管中栅极区域关 于源极和漏极区域的重叠程度相比。

如在图3至图5并且更详细而言图6至图9中所示，浮置栅极 区域23并非平面的并且通过绝缘结构27的不同厚度的部分与衬底 12以及与在衬底12中获得的传导性区域分开。更具体而言，浮置栅 极23的将提供与下面的用于编程、擦除、以及读操作的传导性区域 电容性耦合的部分通过栅极氧化物区域28与衬底12分开，栅极氧 化物区域28具有厚度D1，例如包括在3nm与200nm之间。因此栅 极氧化物区域28存在于：浮置栅极区域23和编程区域16之间重叠 的区域中；浮置栅极区域23与擦除区域17之间重叠的区域中；以 及浮置栅极区域23与第二P阱15的在第一传导区域18和第二传导 区域19之间包括的部分之间，以及与第一传导区域18和第二传导 区域19重叠的区域。在一个实施例中，将分开浮置栅极区域23与 第二P阱15的栅极氧化物区域28限制到第二P阱15的在第一传导 区域18与第二传导区域19之间包括的部分。

在别处，通过场氧化物区域29将浮置栅极区域23与衬底10分 开，场氧化物区域29具有大于栅极氧化物区域28的厚度D1的厚度 D2(例如，大约从0.3μm到5μm)。如同栅极氧化物区域28，场 氧化物区域29从衬底的表面12a向外延伸。场氧化物区域29因此 相对于栅极氧化物区域28而突出。制作栅极氧化物区域28和场氧 化物区域29之间的过度以便最小化浮置栅极区域23与N阱13和第 一P阱14的在编程区域16和擦除区域17外部的部分之间的电容性 耦合。浮置栅极区域23在栅极氧化物区域28上、在场氧化物区域 29上、以及在从栅极氧化物区域28到场氧化物区域29的过渡区域 上从一致地延伸。

在一个实施例中，由STI(浅沟槽绝缘)区域取代至少一些场氧 化物区域29。在这种情况下，浮置栅极区域可以为平面的，但是在 任何情况下，绝缘厚度在浮置栅极区域与和编程区域16以及和擦除 区域17(栅极氧化物区域)重叠的区域之间比在别处(厚氧化物区 域)小。

在描述的实施例中，编程区域16和擦除区域17关于彼此对准 并且因而处于浮置栅极区域23的同一侧。然而，在一个备选实施例 中，编程区域17和擦除区域17可以处于浮置栅极区域23的相对侧。

在任何情况下，在用于编程区域16的第一P阱14和用于擦除 区域17的N阱13二者中，仅沿着浮置栅极区域23的其中栅极氧化 物区域28中的相应的一个栅极氧化物区域存在的一个相应侧提供与 浮置栅极区域23的电容性耦合，而浮置栅极区域23的其中场氧化 物区域29存在的其余部分从下面的衬底12并且从在其中获得的传 导区域(N阱13、第一P阱14、编程区域16和擦除区域17)解耦 (在可用电压并且通常在存储器期间中常用的电压)。

设置有端子Tsg的选择栅极区域25布置在第二传导区域19和 第三传导区域20之间，并且通过另一栅极氧化物区域28与衬底15 分开。

如图10中示意性示出的那样，在实践中，第一传导区域18、第 二传导区域19、以及第三传导区域20，与浮置栅极区域23以及与 选择栅极区域25一起形成存储器MOS晶体管30和选择性MOS晶 体管31。更准确而言，第一传导区域18、第二传导区域19、以及浮 置栅极区域23形成存储器MOS晶体管30，而第二传导区域19、第 三传导区域20、以及选择栅极区域25形成选择MOS晶体管31。第 二传导区域19因而被共享并且形成存储器MOS晶体管30的漏极区 域以及选择MOS晶体管31的源极区域。此外，第二P阱15限定用 于存储器MOS晶体管30并且用于选择MOS晶体管31的本体区域。 P阱15的在第一传导区域18与第二传导区域19之间包括的部分限 定存储器MOS晶体管30的沟道区域30a。P阱15的在第二传导区 域19和第三传导区域20之间包括的部分限定选择MOS晶体管31 的沟道区域31a。

浮置栅极区域23电容性地耦合到编程区域16并且耦合到擦除 区域17，以及明显得耦合到第二P阱15。在浮置栅极区域23和编 程区域16之间存在编程电容Cp，而在浮置栅极区域23与擦除区域 17之间存在擦除电容Ce。编程电容Cp和擦除电容Ce基本上由浮置 栅极区域23关于编程区域16以及擦除区域17的重叠区域确定。在 一个实施例中，编程电容Cp和擦除电容Ce基本相同。

相反，在浮置栅极区域23和第二P阱15之间存在浮置栅极电 容Cfg，浮置栅极电容Cfg在较小程度上由第一传导区域18和第二 传导区域19的重叠区域确定、并且主要由沟道区域30a的重叠确定。 浮置栅极电容Cfg因而远大于编程电容Cp和擦除电容Ce。

如下文所述，通过读/写单元8执行存储器单元2的编程、擦除 和读操作，读/写单元8通过行译码器6和列译码器7向存储器单元 2的端子上带来适当电压。读/写单元8此外维持N阱13和衬底10 分别处于最高可用电压(例如，5V的正电源电压)和最低可用电压 (例如-5V的负电源电压)。

在编程操作期间(参见图11a至图11f)，与所选择的存储器单 元2(图11a至图11c)关联的第一P阱14和第二P阱15分别通过 端子Twp1、Twp2接收第一电压V1(例如-5V)和大于第一电压V1 的第二电压V2(例如+5V)。也向所选择的存储器单元2的编程区 域16供应第一电压V1，而向擦除区域17(通过端子Te)以及向第 一传导区域18(通过端子Ts)供应第二电压V2。第三传导区域20 和选择栅极区域25浮置。

图11d至图11f示出所选择的存储器单元2所属的行的存储器单 元2。除了编程区域16’，取消选择的存储器单元2’的其它区域与所 选择的存储器单元2的对应区域接收相同电压。相反，编程区域16’ 接收第三电压V3，第三电压V3介于第一电压V1和第二电压V2之 间并且相比第一电压更接近第二电压V2(例如+2V)。

所描述的条件确保在N阱13、衬底12、第一P阱14、以及第 二P阱15之间限定的PN结被反向偏置或者被设置在相同电压以便 防止触发寄生电流。

在所选择的存储器单元2和取消选择的存储器单元2’中抑制选 择MOS晶体管31，并且从而防止电流流动。

此外，在所选择的存储器单元2中，浮置栅极区域23经受通过 Fowler-Nordheim隧道效应引起电荷从编程区域16穿过对应的栅极氧 化物区域28入射的电压。

如已经描述的那样，浮置栅极区域23分别通过编程电容Cp、擦 除电容Ce、以及浮置栅极电容Cfg电容性地耦合到编程区域16、擦 除区域17以及第二P阱15。考虑到擦除电容Ce和浮置栅极电容Cfg 并联连接，通过电容驱动器确定在各个电容上(以及因而在相应栅 极氧化物区域28上)的电压降，这是因为擦除区域17和第二P阱 15二者均被设置在第二电压V2。

具体而言，在编程电容Cp(图12)上的编程电压Vp由下式给 出：

$\frac{\mathrm{Ce}+\mathrm{Cfg}}{\mathrm{Cp}+\mathrm{Ce}+\mathrm{Cfg}}(V2-V1)$

浮置栅极电容Cfg远大于编程电容Cp和擦除电容Ce二者。事 实上，编程电容Cp和擦除电容Ce各自可与由浮置栅极区域23与第 一传导区域18或者第二传导区域19重叠提供的对浮置栅极区域23 的贡献相比。然而，由于浮置栅极区域23与沟道区域30a的重叠， 浮置栅极电容具有进一步主导的贡献。

为此，编程电容Cp上的编程电压Vp对应于远大于在擦除电容 Ce上和在浮置栅极电容Cfg上下降的电压的可用电压V2-V1的一部 分。

相反，在取消选择的存储器单元2’中，浮置栅极电压23’在第三 电压V3，第三电压V3接近于第二电压V2。电容划分与在所选择的 存储器单元2中相同，但是总可用电压(V2-V3)小的多，并且不足 以通过Fowler-Nordheim隧道效应引起电荷入射。

此外，在每个存储器单元2’的编程区域16’与第一P阱14之间 限定的PN结被反向偏置。反向偏置产生耗尽区(在图11d中由虚线 指示)，耗尽区延伸到第一P阱14中并且防止电荷朝向相应浮置栅 极区域23’的寄生迁移。这种结果是可能的，这是由于编程(擦除) 区域的电容性耦合基本上仅由浮置栅极区域23’和编程区域16之间 的覆盖区域引起并且在编程区域16外部的第一P阱14中迅速降低。 耗尽区充分延伸以绝缘第一P阱14的邻近编程(擦除)区域的部分 并且防止电荷至(从)浮置栅极区域23’中的杂散入射(抽取)，因 而使其中存在的电荷未改变。

针对在与所选择的存储器单元2不同行中布置的存储器单元2， 第二P阱15可以接收不足以引起通过Fowler-Nordheim隧道效应入射 电荷至浮置栅极区域23中的电压(例如0V)。

在擦除操作期间(参见图13a至图13f)，与所选择的存储器单 元2(图13a至图13c)关联的第一P阱14和第二P阱15均通过端 子Tpw1、Tpw2接收第一电压V1(-5V)。也将第一电压V1供应到 编程区域16和第一传导区域18(通过端子Ts)以及所选择的存储 器单元2的选择栅极区域25(通过端子Tsg)，而将第二电压V2(+5V) 供应到擦除区域17(通过端子Te)。第三传导区域20和选择栅极 区域25浮置。

图13d至图13f示出所选择的存储器单元2所属的行的存储器单 元2’。除了擦除区域17’，取消选择的存储器单元2’的其它区域与 所选择的存储器单元2的对应区域接收相同电压。相反，擦除区域 17’接收第四电压V4，第四电压V4介于第一电压V1和第二电压V2 之间并且至第一电压V1比至第一电压V2更近(例如-2V)。

所描述的条件确保在N阱13、衬底12、第一P阱14、以及第 二P阱15之间限定的PN结被反向偏置或者被设置在相同电压以便 防止触发寄生电流。

在所选择的存储器单元2和取消选择的存储器单元2’中抑制选 择MOS晶体管31，并且从而防止电流流动。

此外，在所选择的存储器单元2中，浮置栅极区域23经受由 Fowler-Nordheim隧道效应引起的电荷从擦除区域17穿过对应的栅极 氧化物区域28入射的电压。

通过电容性驱动器确定在编程电容Cp上、在擦除电容Ce上、 以及在浮置栅极电容Cfg上(以及因此在相应栅极氧化物区域28上) 的电压降。考虑到编程电容Cp和浮置栅极电容Cfg并联连接并且擦 除区域17和第二P阱区域15均被设置在第一电压V1，在擦除电容 Ce上存在的擦除电压Ve(图14)由下式给出：

$\frac{\mathrm{Cp}+\mathrm{Cfg}}{\mathrm{Cp}+\mathrm{Ce}+\mathrm{Cfg}}(V2-V1)$

浮置栅极电容Cfg远大于编程电容Cp和擦除电容Ce二者。为 此，在擦除电容Ce上的擦除电压Ve对应于远大于编程电容Cp上 的和浮置栅极电容Cfg上的电压的可用电压V2-V1的一部分。

第二P阱15因而用作控制栅极以可替代地执行所选择的存储器 单元2的编程或者擦除。

相反，在取消选择的存储器单元2’中，擦除区域17’在第四电压 V4，第四电压V4接近于第一电压V1。电容划分与所选择的存储器 单元2中相同，但是总可用电压(V1-V4)小得多，并且不足以通过 Fowler-Nordheim隧道效应引起电荷入射。

此外，在每个取消选择的存储器单元2’的擦除区域17’与N阱 13之间限定的PN结被反向偏置。反向偏置产生耗尽区(在图13e 中由虚线指示)，耗尽区延伸到N阱13中并且防止电荷从相应浮置 栅极区域23’的寄生迁移。这种结果是可能的，这是由于擦除(编程) 区域的电容性耦合基本上受限于浮置栅极区域23’和擦除区域17’之 间的覆盖区域的事实，此外在N阱13外部迅速降低。耗尽区充分延 伸以绝缘N阱13的邻近擦除(编程)区域的部分并且防止杂散入射 或者抽取，使存在于浮置栅极区域23’上的电荷未改变。

在读操作期间(参见图15a至图15f)，与所选择的存储器单元 2(图15a至图15c)关联的N阱13、第一P阱14、以及第二P阱 被设置在参考电压Vref(此处为0V)，而编程区域16和擦除区域 17浮置。第一传导区域18和第三传导区域20分别被设置在参考电 压Vref和大于参考电压Vref的读电压Vrd(例如+1V)。相反，极 区域25被设置在最大可用电压V_DD(+5V)，以便开启选择MOS晶体 管31。在这些条件下，存储器MOS晶体管30根据浮置栅极区域23 是否具有积累的电荷(已编程状态)或者被耗尽(已擦除状态)而 导通或者被抑制。对在端子Td(其充当选择MOS晶体管31的漏极 端子)上的电流的检测允许确定选择存储器单元2的状态。

在取消选择的存储器单元2’中，针对所选择的存储器单元2同 样描述偏置，除了将选择栅极区域25’引至参考电压Vref以便关断 对应的选择MOS晶体管31的事实。

与传统存储器单元相比，描述的存储器单元2以更有利的方式 实现对用于在对应的电容上编程和擦除的电压进行划分。事实上， 与传统存储器单元相比，浮置栅极区域与编程区域的电容性耦合被 限制到相应覆盖区域并且因而弱得多，和与第二P阱的耦合成比例。 因而可能产生更低的浮置栅极电容以及因此具有更小尺寸的存储器 单元。

在整个存储器阵列的层次上，节省的面积相当多并且可能达到 30％。可替换地，使用更低电压用于通过Fowler-Nordheim效应写(编 程和擦除)存储器单元成为可能，因而在消耗水平和/或较低复杂度 方面获得显著改进，并且因而获得外部电路(例如，电荷泵)的更 小面积。

根据所附权利要求中限定的，在不背离本发明的范围的情况下， 可以对所描述的存储器器件做出修改和变化。

特别地，清楚的是可以以双重方式获得存储器阵列，具有与上 述存储器阵列相反传导性的区域。

此外，可以获得邻近的存储器单元以便共享形成它们的一个或 者多个区域。例如，在相同第一P阱和第二P阱中获得的邻近单元 可以共享第三传导区域，其形成相应选择晶体管的漏极。