Verilog硬件描述语言

摘要： 为抵抗复杂传输环境对通信数据造成的影响,对循环冗余校验码CRC这一通信系统中常用的差错控制技术展开研究,设计一套算法在软硬件层面深入挖掘CRC的潜力。在简介循环冗余校验基本原理的基础上,以国际标准CRC-16为研究对象,分析编码和解码过程,在Quartus II上开发平台,运用Verilog硬件描述语言实现CRC的编码与解码。采用Modelsim软件进行仿真验证,结果表明所设计算法的正确性。算法基于可编程硬件技术实现CRC编码与解码,具有运行速度快、容易迁移的优点。

摘要： 针对基于时钟芯片的数字钟系统进行了研究,采用FPGA作为主控芯片通过I2C总线实现对实时时钟芯片PCF8563的读写控制,实现了时钟/日历切换显示,对时钟/日历手动调校;在调校状态下,实现了数据移位时数码管闪烁指示功能;给出了系统设计以及FPGA各模块详细设计,通过SignalTap逻辑分析仪,验证了系统功能实现的技术可行性,并在开发板上完成调试,对FPGA开发人员有一定的借鉴意义.

摘要： According to the difficulty in complex timing control of SDRAM, a general SDRAM controller is designed using Field Programmable Gate Array (FPGA). The timing control program is designed by using the design concept of state machine and Verilog hardware description language. By using the simulator of the Modelsim SE 6.0, the simulative waveforms for reading and writing SDRAM are presented with reasonable time sequence and correct logic.%针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列(FPGA)设计SDRAM控制器的方法.使用状态机的设计思想,采用Verilog硬件描述语言对时序控制程序进行了设计.通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读写仿真波形图时序合理、逻辑正确.

摘要： 逐点比较圆弧插补作为一种常见的插补算法在数控系统中广泛应用.为了进一步提高传统插补算法的速度,通过分析逐点比较法的特点简化了给进判别逻辑,提出一种改进的逐点比较圆弧插补算法实现方案.充分利用Verilog HDL语言特点,通过设计全局变量并使用FPGA丰富的内部逻辑资源实现了算法精度的可调.算法的FPGA硬件验证结果表明该实现方案具有运算速度快、插补精度可调和逻辑资源占用少的优点.%As one of the common interpolation algorithms,the circular interpolation algorithm with point-by-point comparison is widely used in numerical control systems. In order to improve the speed of the traditional interpolation algorithm,the charac-teristics of point-by-point comparison method is analyzed to simplify the feed discrimination logic,and an improved implementa-tion scheme of circular interpolation algorithm with point-by-point comparison is proposed. With the use of feature of Verilog HDL,the global variable is designed and the rich internal logic resources of FPGA are used to realize the precision adjustment of the algorithm. The results of FPGA hardware verification show that the proposed scheme has the advantages of fast computa-tion speed,adjustable interpolation precision and little logic resource occupation.

摘要： 以时域有限差分法的二维形式为例,用Verilog HDL语言加以实现.采用32位单精度浮点数进行加减法和乘法运算,以保证计算的精度.通过modelsim软件仿真,以Altera FPGA的硬件实现来确保设计的正确性.实验结果显示,基于FPGA的时域有限差分法硬件实现方法对提高速度效果明显,是提高算法性能的有效途径.

摘要： 在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题.为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Madab对任意长度数据帧自动编写并行CRC程序语句的方法.该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句.通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码.

摘要： 专业课程教学有两大重要任务,一是传授专业知识和技能;二是培养学生的职业素养.在当前高职院校专业课教学中,教师较重视专业知识技能的传授方法和效果,但对学生的职业素养培养关注不够.作者以《硬件描述语言Verilog》课程教学为个例,在传授专业知识的同时,探索学生职业素养的培养,取得了一定效果.

摘要： 在雷达系统开发初期阶段，需要验证整个系统中采用的各种数据处理算法的可行性和正确性，在该过程中，由雷达采集的原始数据是必不可少的重要条件。文章研究了基于现场可编程门阵列（field‐programma‐ble gate array ，FPGA ）和NiosⅡ的船用雷达的数据采集存储与验证，利用已有的A／D采样电路和Verilog硬件描述语言（hardware description language ，HDL），通过编写相关功能模块实现对数据采集的控制，同时结合N io sⅡ实现了数据的存储与提取，并对数据进行了验证。仿真结果表明，采集的数据能够实现正确的缓存与输出；测试结果表明，该数据存储系统可应用于对实际的雷达采集数据的正确存储。%In the early stages of the radar system development ,the feasibility and correctness of a varie‐ty of data processing algorithms used in the whole system should be verified .The indispensable im‐portant condition in this process is the original data gathered by the radar .This paper mainly focuses on the data collection and storage and validation of marine navigation radar based on field‐programma‐ble gate array (FPGA ) and Nios Ⅱ .Based on the existing A/D sampling circuit and taking Verilog hardware description language(HDL) as hardware description language ,the control of data acquisition is implemented by writing the function modules .And the data storage and extraction are made based on NiosⅡ ,and the data are verified .The simulation results show that the cache and output of the da‐ta gathered by radar can be realized correctly .The test results indicate that this data storage system can be applied to the actual storage of the data collected by radar .

摘要： 通过对大型户外全彩 LED 显示屏的研究，基于 FPGA 设计了一种 LED 显示屏的控制系统。该系统主要工作基于Altera 公司提供的 DE1开发板上进行设计，在 Quartus II 的软件开发环境下，采用层次化设计，用 Verilog HDL 语言建立分频时钟模块、数据采集和重组模块、扫描驱动模块，最后连接成一个整体的系统模块，进行仿真和调试，完成 FPGA控制系统的设计。通过 SPI 通信协议发送数据，完成了64×64的 LED 屏的图形显示，从而验证了 LED 大屏幕的设计方法。本方案实现的显示控制系统方法，满足目前 LED 大屏幕区域显示和高速处理图像数据的要求，具有稳定性高、设计灵活等特点。%Through the study of the large outdoor full color LED display screen,a control system of LED display screen was designed based on FPGA.The system was designed on the platform of the Altera DE1 development board.In the software development environment of QuartusⅡ,a hierarchi-cal design was applied.A complete system module consists of a frequency divided clock module,a module for data acquisition and reorganization,and a scan driver module with the use of the Verilog HDL language.Simulation and test were also conducted for the final FPGA control system.Moreo-ver,the design of a LED large screen was also verified by using the SPI communication protocol to send data to realize the graphic display of a 64×64 LED screen.The display control system method of this scheme met the demand of current LED area of the large screen display and image data high-speed processing,having the characteristics of high stability,flexible design etc.

摘要： 本发明公开了一种利用Verilog硬件描述语言获取文件状态的方法，包括以下步骤：设置由一个以上寄存器组成的文件寄存器组，在对文件进行操作时，从第一个寄存器起按顺序将文件数据依次存放到文件寄存器组中；判断文件寄存器组中的数据是否为该数据所在寄存器的原始值，如果是，则该寄存器为空，否则，该寄存器为非空，根据所述文件寄存器组寄存器的状态判断文件状态。通过本发明方案利用Verilog语言在无需其它语言介入的基础上，实现对文件状态的判断，进而实现在磁盘中进行文件动态读写交换。

摘要： 本发明是有关于一种测试硬件描述语言所撰写的硬件电路方块的方法，能自动产生测试图样及错误讯息。本发明包含将原始类别转换成包装类别的步骤，其中，包装类别较原始类别还记录硬件电路方块的输入数据以及输出数据；产生硬件逻辑仿真所需的顶端模块的步骤；将原始单元测试转换为扩充单元测试的步骤；以扩充单元测试对包装类别执行单元测试以产生输入图样档案的步骤；依据顶端模块及输入图样档案而对硬件电路方块进行硬件逻辑仿真。

摘要： 本发明是有关于一种将硬件元件图转换为硬件描述语言的方法，以便能自动产生VHDL程序代码。该方法先读取一硬件元件图。找出该硬件元件图的一起始节点，以得到相对应的子硬件元件图。分析该起始节点的信息，以加入输入及输出的元件，以产生硬件描述语言的实体。再判断该硬件元件图中节点的型别，产生相对应的VHDL物件，并将相关信息写入硬件描述语言的架构中。然后根据硬件元件图的联机，产生相对应VHDL元件的信号连接。最后，以字符串方式将VHDL的实体和架构输出至一档案。

摘要： 本发明是有关于一种将高阶程序语言自动转换成硬件描述语言的方法，能将高阶程序语言所描述的功能经由三个阶段的转换机制，而产生相对应的硬件描述语言。其中，在第一个阶段中，先将高阶程序语言的原始程序代码转换成延伸活动图，接着，第二阶段将活动图转换成硬件组件图，最后，第三阶段根据硬件组件图的联机，产生相对应的VHDL组件的讯号连接，并以字符串方式将VHDL的实体和架构输出至一档案，完成整个转换。

摘要： 本发明公开了一种利用Vrilog硬件描述语言获取文件状态的方法，包括以下步骤：设置由一个以上寄存器组成的文件寄存器组，在对文件进行操作时，将文件数据存放到文件寄存器组中；判断文件寄存器组中的数据是否为该数据所在寄存器的原始值，如果是，则该寄存器为空，否则，该寄存器为非空，根据所述文件寄存器组寄存器的状态判断文件状态。通过本发明方案利用Verilog语言在无需其它语言介入的基础上，实现对文件状态的判断，进而实现在磁盘中进行文件动态读写交换。

摘要： 本发明是有关于一种硬件元件图转换硬件描述语言的方法，以便能自动产生VHDL程序代码。该方法先读取一硬件元件图。找出该硬件元件图的一起始节点，以得到相对应的子硬件元件图。分析该起始节点的信息，以加入输入及输出的元件，以产生硬件描述语言的实体。再判断该硬件元件图中节点的型别，产生相对应的VHDL物件，并将相关信息写入硬件描述语言的架构中。然后根据硬件元件图的联机，产生相对应VHDL元件的信号连接。最后，以字符串方式将VHDL的实体和架构输出至一档案。

摘要： 本发明是有关于一种测试硬件描述语言所撰写的硬件电路方块的方法，能自动产生测试图样及错误讯息。本发明包含将原始类别转换成包装类别的步骤，其中，包装类别较原始类别还记录硬件电路方块的输入数据以及输出数据；产生硬件逻辑仿真所需的顶端模块的步骤；将原始单元测试转换为扩充单元测试的步骤；以扩充单元测试对包装类别执行单元测试以产生输入图样档案的步骤；依据顶端模块及输入图样档案而对硬件电路方块进行硬件逻辑仿真。

摘要： 本发明是有关于一种将高阶程序语言自动转换成硬件描述语言的方法，能将高阶程序语言所描述的功能经由三个阶段的转换机制，而产生相对应的硬件描述语言。其中，在第一个阶段中，先将高阶程序语言的原始程序代码转换成延伸活动图，接着，第二阶段将活动图转换成硬件组件图，最后，第三阶段根据硬件组件图的联机，产生相对应的VHDL组件的讯号连接，并以字符串方式将VHDL的实体和架构输出至一档案，完成整个转换。

摘要： 本公开涉及执行硬件描述语言转换。例如，可解析用于集成电路IC设计的硬件描述语言HDL代码以获取IC设计解析树。转换模式可包括第一模式和第二模式。可解析转换模式以获取转换模式解析树。IC设计解析树和转换模式解析树可用于识别HDL代码的与第一模式匹配的部分。可基于第二模式转换HDL代码的识别部分，以获取HDL代码的转换部分。HDL代码的该部分可由HDL代码的转换部分替代。

摘要： 一种门级网表转换为可综合硬件描述语言代码的方法，实现了数字集成电路电路门级网表到硬件描述语言代码的转换。该方法包括电路网表的读取；为门电路编写可综合代码模板；为门电路生成可综合代码；生成与原网表结构一致的可综合硬件描述语言代码格式的网表；最后得到与原网表逻辑等价的可综合硬件描述语言代码。