集成电路设计

摘要： 阐述一款4通道16位125Msps流水线ADC芯片的设计和测试,使用无采样保持、多比特的流水线ADC结构,并且辅以数字校准技术和P/N互补输入的运放结构,大大降低了芯片的功耗和噪声。

摘要： 阐述基于Dongbu180nm CMOS工艺,设计一款全差分带有冗余位12bit低速SAR ADC,相对于传统二进制电容阵列ADC,高位冗余分裂对建立误差、电容匹配性具有容错性,同时可以带来ADC性能上的提升。该ADC工作电压1.2V,设计精度分辨率为12bit,采样频率200ks/s。仿真结果表明有效位数达到11.4bit。

摘要： 分析表明,在芯片设计中,不断增加的设计复杂性使得项目按时交付变得越来越困难,对芯片验证提出越来越高的要求,如果发现RTL漏洞太晚,或者修改这个漏洞的成本太高,会导致项目延误或芯片功能缺失。特别是SoC系统性能验证,需要花费更多的时间和精力。阐述基于一款集成了ARM和DSP核等IP的多媒体处理SoC芯片,对比了两种传统的系统性能检查方法:手动波形检查和使用VCS性能分析仪检查。但这两种方法都是手动检查,耗时和浪费宝贵的仿真资源,且不能自动生成数据分析报告。因此本文提出了一种创新的方法,构建了一套全新的系统性能检查环境,通过在AMBA/OCP NOC的每个端口上连接VIP,监测端口的数据传输并记录输出到性能分析板中,并使用脚本自动计算出系统性能数值。通过这种创新方法,能显著的加快SoC验证中的系统性能验证,并可以进行系统性能回归验证,在实际项目中取得了很好效果,且这种方法可以很容易地移植到其他SoC项目中。

摘要： 基于0.13μm RF SOI CMOS工艺,提出了一种应用于LTE;DD/FDD接收发射模块的低插入损耗的单刀双掷(SPDT)射频开关电路。该电路通过使用绝缘体上硅(SOI)工艺,以及特殊的MOS器件,让设计的开关具有比传统CMOS器件拥有更好的隔离性能,同时实现了更低的插入损耗,该电路通过流片后验证,在0.1~3GHz的频率范围内,插入损耗都低于0.5dB,隔离度平均大于30dB,输入功率0.1dB压缩点达到了34dBm,可以满足4代通信的标准。

摘要： 阐述基于SMIC 55nm CMOS工艺,设计了一款应用于MCU系统中的数模转换器。该MCU主要应用于电机马达控制领域,对MCU中ADC也有相应的要求。低功耗要求下,采用了逐次逼近型数模转换器(SAR ADC)。该ADC工作电压3.3V,设计精度分辨率为12bit,采样频率做成可调1Ms/s、2Ms/s、1.5Ms/s、3Ms/s。仿真结果表明,有效位数达到11.3bit。

摘要： 阐述使用自动化工具对芯片设计进行超图建模分割后,从超图结构转写回HDL语言的方法,包括传统分割方式、基于网表的写回方式,探讨基于超图的RTL级写回方式。

摘要： 阐述基于110nm工艺设计了一个应用于GPS波段的单片的低噪声放大器,该低噪声放大器采用了片外匹配电感从而降低芯片内部的面积,同时使用了平面螺旋电感作为负载电感,通过设计与仿真,该低噪声放大器在1.575GHz时,工作电流为6.6mA,增益为19.1dB,噪声系数为0.82dB,输入匹配与输出匹配均大于-10dBm,P1dB为-12dBm。

摘要： 阐述电子电路仿真的技术特点,仿真技术在集成电路设计中的应用,电路数模混合仿真,多次检测修正,能够提高电路的整体性能,确保性能指标与设计目标相符合。

摘要： 内容导读,当前人工智能、智能机器人、人机交互理论与技术发展迅猛。随着传感器、集成电路设计和智能算法的进步带来机器人感知能力的快速提升,人工智能中柔性传感器、智能机器人、人机交互算法的应用不断取得进步。基于柔性传感器的人与机器人的交互、机器人与机器人的交互以及人机协同作业等领域已有一定的成功应用,因此学术界掀起了柔性传感器、柔性共形天线、人(机)-机交互智能感知系统与智能算法的研究热潮。

摘要： 阐述集成电路版图设计的技巧,标准单元设计框架制定原则,设计中应该多方面考虑的事项,探讨多种方法,有效的压缩芯片版图面积的设计方案。

摘要： 本文通过对居民身份证应用需求的分析，研究第二代居民身份证集成电路设计中的有关问题，并针对这些问题提出了第二代居民身份证集成电路设计中需解决的关键问题。

摘要： 随着射频集成电路中片上系统(SOC)的迅猛发展,单片无源器件,包括电感、电容、变压器和巴伦等,已被广泛应用在射频集成电路设计中,尤其是片上螺旋变压器,它可以实现阻抗变换、谐振负载、低噪声反馈、带宽增强以及差分到单端转换等功能,因此设计出高性能、低成本的片上螺旋变压器是研究工作的主要目标.

摘要： 硅后调试成为集成电路设计中关键环节之一,可调试性设计也得到了工业界广泛应用.本文介绍了一种在基于追踪的可调试性设计中利用状态恢复原理选择追踪信号的方法,并编程实现了状态恢复算法和基于概率的追踪信号选择算法.进一步地,本文在基于概率的追踪信号选择基础上,提出了基于模拟的追踪信号选择方法,通过模拟来得到更实际的概率初值以提高状态恢复率估计的准确性.实验结果表明,利用状态恢复原理选择追踪信号的方法可以有效的提高硅后调试的可观测性.

摘要： 功耗问题一直是制约集成电路设计的重要因素．随着利用线程级并行性来提高性能的微处理器的出现，人们开始研究多线程环境下的体系结构级功耗分析方法。本文使用一种线程流水的模型，将体系结构级功耗模拟工具Wattch由单线程环境向多线程环境移植，使其能够模拟单芯片多处理器的线程级并行工作方式。文章最后通过实验表明，移植后的Wattch工具可以正确的进行模拟。

摘要： 首先介绍了集成电路设计中实现低压低功耗的重要性,然后介绍了正向体效应技术,并采用正向体效应技术降低MOS管阈值电压,设计了一种二级低压低功耗放大器。最后通过电路仿真,在0.8V低工作电压下获得直流开环增益为56.3dB,3dB带宽为20.4 kHz,相位裕度为520,其功耗为23.73μW。

摘要： 主要讨论海峡两岸讯息产业中集成电路设计的概要、射频集成电路(RFIC)的特性、人才的重要性,将会探讨RF IC产业的发展,人才仍然是限制集成电路设计发展的重要因素,从两岸IC产业的发展趋势可看出端倪,进而讨论人才的培育过程,新进人才必须具备哪些专业素养及如何来循序渐进地引导进人RF IC设计的领域.除了人才素质的重要性、努力、毅力、用心及教授的专业指导相辅相成外,政府政策的鼓励及产业界全力的支持缺一不可,最后提出实际的成果验证在校生学习的效果.

摘要： 本文基于TSMC40纳米工艺,开发了一种锁相环结构的高精度、低功耗片上时钟源.电路实现的振荡器精度,不仅可以基本上达到与陶瓷振荡器相当的精度,而且,由于可以用标准CMPS工艺集成,成本很低.同时因为不用像晶振那样样需要通过能量转换,该电路的功耗和启动时间都优于普通的陶瓷晶体振荡器.

摘要： 本文基于TSMC40纳米工艺,开发了一种锁相环结构的高精度、低功耗片上时钟源.电路实现的振荡器精度,不仅可以基本上达到与陶瓷振荡器相当的精度,而且,由于可以用标准CMPS工艺集成,成本很低.同时因为不用像晶振那样样需要通过能量转换,该电路的功耗和启动时间都优于普通的陶瓷晶体振荡器.

摘要： 本文基于TSMC40纳米工艺,开发了一种锁相环结构的高精度、低功耗片上时钟源.电路实现的振荡器精度,不仅可以基本上达到与陶瓷振荡器相当的精度,而且,由于可以用标准CMPS工艺集成,成本很低.同时因为不用像晶振那样样需要通过能量转换,该电路的功耗和启动时间都优于普通的陶瓷晶体振荡器.

摘要： 本文基于TSMC40纳米工艺,开发了一种锁相环结构的高精度、低功耗片上时钟源.电路实现的振荡器精度,不仅可以基本上达到与陶瓷振荡器相当的精度,而且,由于可以用标准CMPS工艺集成,成本很低.同时因为不用像晶振那样样需要通过能量转换,该电路的功耗和启动时间都优于普通的陶瓷晶体振荡器.

摘要： 本发明的一实施方式涉及的电容单元，将用于积蓄静电容量的多晶硅栅(6)扩大到单元框(2)中的电源布线位置和接地布线位置。此外，不限于将多晶硅栅(6)扩大到单元框(2)中的电源布线位置和接地布线位置的情况，也可以将多晶硅栅(6)扩大到电源布线位置或接地布线位置的任意一方。这样，在电容单元中主要影响到静电容量的积蓄量的扩散层(3)和多晶硅栅(6)的重复部分的面积(X×Y)被扩大。

摘要： 本发明的一实施方式涉及的电容单元，将用于积蓄静电容量的多晶硅栅(6)扩大到单元框(2)中的电源布线位置和接地布线位置。此外，不限于将多晶硅栅(6)扩大到单元框(2)中的电源布线位置和接地布线位置的情况，也可以将多晶硅栅(6)扩大到电源布线位置或接地布线位置的任意一方。这样，在电容单元中主要影响到静电容量的积蓄量的扩散层(3)和多晶硅栅(6)的重复部分的面积(X×Y)被扩大。

摘要： 本发明提供一集成电路设计制造方法以及集成电路设计系统。该集成电路设计制造方法包括：接收一集成电路版图文件；以及对集成电路版图文件执行一反式电子束技术工艺以产生一最终掩膜图案，其中反式电子束技术工艺使用一单一反式电子束技术模型以模拟一掩膜工艺以及晶圆工艺。

摘要： 集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计系统。

摘要： 一种诊断系统包括位置提取器、文件生成器和芯片诊断工具。位置提取器被设置成根据标注知识产权设计布局中的至少一个部件的至少一个标记文本，提取集成电路设计布局的知识产权设计布局中的至少一个部件的至少一个坐标。文件生成器被设置成根据至少的坐标生成格式文件。芯片诊断工具被设置成扫描物理集成电路中的物理知识产权电路，以根据格式文件确定物理知识产权电路中的缺陷部件。物理知识产权电路对应于知识产权设计布局，并且物理集成电路对应于集成电路设计布局。本发明还提供了基于集成电路(IC)设计布局实施的方法以及基于物理集成电路(IC)实施的方法。

摘要： 本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，属于集成电路设计技术领域。其中，集成电路设计方法包括：从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法，为集成电路设置了闩锁效应测试模式的控制端，利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态，增加了电路内部信号的可控制性，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

摘要： 本发明公开了集成电路设计数据库产生方法以及集成电路设计方法。一种集成电路设计方法包含：(a)接收至少一第一筛选参数；(b)根据该第一筛选参数从一延迟量数据库读取符合该第一筛选参数的单元(cell)延迟量信息，该延迟量数据库包含同一该单元对应同一类但具有不同数值的运行参数的多个延迟量；以及(c)根据该单元延迟量信息显示至少一该单元以及相对应的该延迟量的相关信息。

摘要： 集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计系统。

摘要： 本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法，属于集成电路设计技术领域。其中，集成电路设计方法包括：从集成电路中选取指定的端口作为闩锁效应测试模式的控制端；建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系，以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法，为集成电路设置了闩锁效应测试模式的控制端，利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态，增加了电路内部信号的可控制性，可以更好的满足Latch up测试的需求，有利于客观准确地评价电路的抗闩锁效应能力，保证器件的质量。

摘要： 本发明提供一集成电路方法以及集成电路设计系统。该集成电路方法包括：接收一集成电路布局文件；以及对集成电路布局文件执行一逆电子束技术工艺以产生一最终掩膜图案，其中逆电子束技术工艺使用一单一逆电子束技术模型以模拟一掩膜产生工艺以及晶圆产生工艺。