复杂可编程逻辑器件

摘要： 对于一些复杂的、需要多种工作模式的无线通信系统,现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的资源可能满足不了设计要求,因此提出了由复杂可编程逻辑器件(Complex Programmable Logic Device,CPLD)对FPGA进行多重配置的方法。利用CPLD把上位机发送过来的不同配置文件存储到外挂Flash中,FPGA根据不同的需求加载不同的配置文件。该方法提高了FPGA的资源利用率,使得FPGA的程序更新更加方便,增加了系统运行的灵活性。

摘要： 冗余主控板架构可用来防止单块主控板故障时整个系统陷入瘫痪状态的发生,但是冗余主控板之间如果缺乏一种合理的竞争及切换机制的约束,反而会导致系统控制的混乱。为了提高冗余主控系统的可靠性和主备切换的平稳性,文章提出一种快速可靠的主控冗余及切换机制,其利用复杂可编程逻辑器件(CPLD)并结合背板串行通信和状态机流转技术,实现相关的通信协议和状态机切换,从而保证机箱系统中两块冗余主控板之间初始竞争的正确性和故障时无缝切换的平稳可靠。仿真和应用结果显示,当工作主控板发生故障时,备用主控板能在亚毫秒级时间内实现切换,且没出现以往常见的多主、错误抢主、切换不及时等故障现象,大大提高了系统的安全性和可靠性。

摘要： 实验样机是矩阵变换器走向工业应用的必经之路,可用以验证理论研究的正确性和考核关键技术的工程实用性。矩阵变换器实验样机平台以dSPACE为主控制单元,负责输入、输出区间判断、PWM占空比计算及电压、电流计算来判断故障等工作,完成了基于dSPACE和CPLD的数字控制系统软、硬件设计,并对输入二阶低通滤波电路、箝位电路和功率开关管矩阵电路进行了设计,进行了矩阵变换器样机实验,验证了该矩阵变换器样机的正确性和可行性。

摘要： 阐述一种以复杂可编程逻辑器件(CPLD)为核心的直流无刷电机高性能模拟量驱动系统,它采用全硬件电路设计、梯形换相和PWM调速控制策略,具有更高的响应特性.针对模拟量驱动系统,推导计算4种PWM调制方式下电机的换相转矩脉动,提出一种改进的PWM调速控制策略,即根据占空比的不同切换不同的PWM调制方式来控制系统.通过MATLAB/Simulink仿真比较采用改进的PWM调速控制和传统PWM调速控制策略的电机转矩脉动值的大小,并搭建实验平台测试在不同占空比条件下采用改进的PWM调速控制策略的电机换相转矩脉动,验证改进的PWM调速控制策略的正确性.

摘要： 盘装监测装置是某设备实验和工程应用阶段的必备仪器,能够实现某设备运行关键参数的实时监测.本文针对原盘装监测装置"器件老旧、生产维修受阻"的现状,采用新型微控制器和复杂可编程逻辑器件(CPLD)进行硬件设计,提高监测装置可靠性并减小装置体积.根据硬件设计及待采集信号特点,采用定时器中断与外部中断相结合的方式进行关键参数测量的软件设计,提高关键参数的测量精度及响应频率,同时增加自检报错、监测复位和快速配置型号的功能.经过实验室和现场验证,新型关键参数盘装监测装置能够满足实际需求.目前该新型监测装置已成功应用于多个实验场所,使用效果良好.

摘要： 为实现并行化、非接触、实时的细丝直径测量,设计了一种基于复杂可编程逻辑器件( complex programmable logic device, CPLD)的阵列细丝直径实时快速检测系统.阵列化传感系统,使用CPLD解算直径,并行测量多条细丝.显著降低了系统的数据传输量,缩短了直径解算时间,提高直径检测频率至5 kHz,实现了对24根细丝阵列并行测量.在0.1 mm～0.3 mm及0.3 mm～1.0 mm的直径范围内动态测量重复精度分别为3.5 μm和8.3 μm,动态重复性误差百分比绝对值分别低于1.21%与1.43%,满足了实时快速检测阵列细丝直径的需求.

摘要： 针对地学仪器课程中瞬变电磁仪的实践教学需要,设计了一套瞬变电磁实验教学模型系统.该系统包括发射/接收一体机、接收传感器、异常线圈和上位机控制软件4部分.发射/接收一体机使用ARM(AdvancedRISC Machine)控制器和CPLD(Complex Programmable Logic Device)作为主控单元,驱动H型全桥电路实现双极性方波的产生与发射;利用差分式空心线圈和双运放仪用放大电路设计了高灵敏度传感器;通过研究闭合线圈感应电动势与时间常数的关系,使用异常线圈模拟了良导电率有限导体;上位机控制软件使用c#语言在Visual Studio平台上开发.经测试,该模型能实时采集并显示瞬变电磁感应二次场衰减信号曲线,实现在实验室内模拟瞬变电磁仪工作过程,对课程的实践教学具有一定的辅助作用.

摘要： 由于交流伺服系统运行过程中存在噪声与干扰,编码器输出脉冲中的干扰信息不容忽视.分析增量式光电编码器输出信号由于干扰信号产生误码的原因,针对差分输出的增量式光电编码器,不仅建立了硬件抗干扰电路,而且基于CPLD设计了一种软件抗干扰电路.具体介绍了干扰识别及消除干扰的原理,对编码器信号进行恢复,并完成了辨向,可以为后续的信号处理提供可靠的信号源.软件抗干扰电路使用图形与Verilog HDL语言相结合的形式,在QuartusⅡ中完成了设计、综合及仿真,验证了方法的正确性.

摘要： 由于交流伺服系统运行过程中存在噪声与干扰,编码器输出脉冲中的干扰信息不容忽视.分析增量式光电编码器输出信号由于干扰信号产生误码的原因,针对差分输出的增量式光电编码器,不仅建立了硬件抗干扰电路,而且基于CPLD设计了一种软件抗干扰电路.具体介绍了干扰识别及消除干扰的原理,对编码器信号进行恢复,并完成了辨向,可以为后续的信号处理提供可靠的信号源.软件抗干扰电路使用图形与Verilog HDL语言相结合的形式,在QuartusⅡ中完成了设计、综合及仿真,验证了方法的正确性.

摘要： 由于交流伺服系统运行过程中存在噪声与干扰,编码器输出脉冲中的干扰信息不容忽视.分析增量式光电编码器输出信号由于干扰信号产生误码的原因,针对差分输出的增量式光电编码器,不仅建立了硬件抗干扰电路,而且基于CPLD设计了一种软件抗干扰电路.具体介绍了干扰识别及消除干扰的原理,对编码器信号进行恢复,并完成了辨向,可以为后续的信号处理提供可靠的信号源.软件抗干扰电路使用图形与Verilog HDL语言相结合的形式,在QuartusⅡ中完成了设计、综合及仿真,验证了方法的正确性.

摘要： 由于交流伺服系统运行过程中存在噪声与干扰,编码器输出脉冲中的干扰信息不容忽视.分析增量式光电编码器输出信号由于干扰信号产生误码的原因,针对差分输出的增量式光电编码器,不仅建立了硬件抗干扰电路,而且基于CPLD设计了一种软件抗干扰电路.具体介绍了干扰识别及消除干扰的原理,对编码器信号进行恢复,并完成了辨向,可以为后续的信号处理提供可靠的信号源.软件抗干扰电路使用图形与Verilog HDL语言相结合的形式,在QuartusⅡ中完成了设计、综合及仿真,验证了方法的正确性.

摘要： 针对目前惯导系统数据采集电路的各个功能电路需要使用分立元件进行实现,电路的体积通常都比较大,电路的期间和布线也比较多,不利于保证数据采集电路可靠性的现状,基于CPLD和DSP构建了小型嵌入式光纤陀螺数据测试系统,应用于某单轴旋转光纤陀螺捷联惯导系统中.通过实验,验证了本文构建的数据测试系统的有效性和准确性.

摘要： 针对目前惯导系统数据采集电路的各个功能电路需要使用分立元件进行实现,电路的体积通常都比较大,电路的期间和布线也比较多,不利于保证数据采集电路可靠性的现状,基于CPLD和DSP构建了小型嵌入式光纤陀螺数据测试系统,应用于某单轴旋转光纤陀螺捷联惯导系统中.通过实验,验证了本文构建的数据测试系统的有效性和准确性.

摘要： 针对目前惯导系统数据采集电路的各个功能电路需要使用分立元件进行实现,电路的体积通常都比较大,电路的期间和布线也比较多,不利于保证数据采集电路可靠性的现状,基于CPLD和DSP构建了小型嵌入式光纤陀螺数据测试系统,应用于某单轴旋转光纤陀螺捷联惯导系统中.通过实验,验证了本文构建的数据测试系统的有效性和准确性.

摘要： 针对目前惯导系统数据采集电路的各个功能电路需要使用分立元件进行实现,电路的体积通常都比较大,电路的期间和布线也比较多,不利于保证数据采集电路可靠性的现状,基于CPLD和DSP构建了小型嵌入式光纤陀螺数据测试系统,应用于某单轴旋转光纤陀螺捷联惯导系统中.通过实验,验证了本文构建的数据测试系统的有效性和准确性.

摘要： 针对目前惯导系统数据采集电路的各个功能电路需要使用分立元件进行实现,电路的体积通常都比较大,电路的期间和布线也比较多,不利于保证数据采集电路可靠性的现状,基于CPLD和DSP构建了小型嵌入式光纤陀螺数据测试系统,应用于某单轴旋转光纤陀螺捷联惯导系统中.通过实验,验证了本文构建的数据测试系统的有效性和准确性.

摘要： 本文提出一种基于CPLD和单片机的新型数显装置的设计,不仅简化了硬件结构。同时也保证了位移测量的准确性以及位移显示的实时性。采用ALTERA公司的CPLD芯片EPM240对光栅尺输出信号进行处理,单片机读取EPM240处理后的数据并实时显示.硬件部分以STC90C51为控制器,使用MC3486实现对光栅尺输出的差分信号的处理和用EPM240实现光栅信号的细分、辨向和计数.单片机部分主要功能包括两个方面:一是单片机通过LCD1602显示接收到的数据;二是数据通信模块,通过USB口与上位机通信.本文给出了CPLD设计的仿真结果,并制作了装置实物和进行了相关试验,试验证明所设计的数显装置能够满足高速采样与实时显示等要求,可用于实际的光栅位移的测量系统,与其他设计相比较,该设计电路简单、成本较低、易于升级.

摘要： 本申请公开了可编程逻辑器件配置以及可编程逻辑器件，可以应用于激光雷达技术领域。该配置的方法包括：获取针对可编程逻辑器件的代码；获取针对可编程逻辑器件的约束信息，约束信息指示可编程逻辑器件中的一锁定区域，锁定区域中用于输出一信号的寄存器和缓冲器连接；基于代码并根据约束信息，确定可编程逻辑器件的第一配置信息；基于第一配置信息，配置可编程逻辑器件。本申请实现了不同版本的可编程逻辑器件对激光雷达的控制的一致性，简化了逻辑锁定操作，同时提高了可靠性。

摘要： 本发明公开了带有逻辑单元的基于复杂逻辑块(CLB)的可编程逻辑器件(PLD)，该逻辑单元具有改进的逻辑、寄存器、运算器、逻辑压缩以及定时功能和性能。PLD的CLB被安排成阵列的行与列并且由多个互连线互联。多个CLB中的每一个具有安排在第一列和第二列的第一片逻辑单元和第二片逻辑单元。提供了在每列的每个逻辑单元之间的第一和第二进位链。至少一个逻辑单元包括一个或多于一个查找表和运算逻辑电路，该查找表用于在提供给所述一个逻辑单元的一组输入信号上植入逻辑功能，该运算电路被配置来接收进位输入信号并产生形成部分第一进位链的进位输出信号。在一个实施例中，所述逻辑单元还包括第一输出寄存器和第二输出寄存器，并且由该逻辑单元产生的一组输出在第一输出寄存器和第二输出寄存器之中被分区。在另一个实施例中，提供了一个寄存器的输出，该输出经由寄存器反馈连接作为该单元的一个查找表的输入。在又一个实施例中，提供给第一和第二查找表的一组输入是不同的，相对于仅有同一组输入，通过使能每个单元在不同的两组输入上执行逻辑功能，使能了更高程度的逻辑效率或“压缩”。最后，在另一个实施例中，运算逻辑电路能够产生两个SUM输出信号。

摘要： 可编程逻辑器件（PLD）上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环（PLL）电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

摘要： 本发明提供一种可编程逻辑器件的透传结构及可编程逻辑器件，所述透传结构包括：上游三态门电路模块，下游三态门电路模块，总线方向解析模块以及多路输入的逻辑与操作模块；所述总线方向解析模块实现上下游三态门信号传输方向的切换；所述上游三态门电路模块根据三态门方向切换逻辑信号控制使能控制位，以实现上游信号总线的信号输入和多路输入的逻辑与操作模块的信号输出；所述下游三态门电路模块根据下游三态门方向切换逻辑信号控制使能控制位，以实现上游信号总线的输入信号到下游从设备的传输，下游输入信号到多路输入的逻辑与操作模块的传输。本发明中的透传结构可以实现对可编程逻辑器件的通信通道扩展的目的。

摘要： 本申请公开了可编程逻辑器件配置以及可编程逻辑器件，可以应用于激光雷达技术领域。该配置的方法包括：获取针对可编程逻辑器件的代码；获取针对可编程逻辑器件的约束信息，约束信息指示可编程逻辑器件中的一锁定区域，锁定区域中用于输出一信号的寄存器和缓冲器连接；基于代码并根据约束信息，确定可编程逻辑器件的第一配置信息；基于第一配置信息，配置可编程逻辑器件。本申请实现了不同版本的可编程逻辑器件对激光雷达的控制的一致性，简化了逻辑锁定操作，同时提高了可靠性。

摘要： 本发明公开了一种集成电路器件，其可以包括设置于第一集成电路管芯上的可编程逻辑结构，使得可编程逻辑结构可以包括可编程逻辑结构的第一区域和可编程逻辑结构的第二区域。所述可编程逻辑结构的第一区域被配置为利用对第一组数据进行操作的电路设计被编程。所述集成电路还可以包括设置于第二集成电路管芯上的片上网络(NOC)电路，使得NOC电路被配置为在第一集成电路管芯和第二集成电路管芯之间传送数据。

摘要： 本发明公开了一种集成电路器件，其可以包括设置于第一集成电路管芯上的可编程逻辑结构，使得可编程逻辑结构可以包括可编程逻辑结构的第一区域和可编程逻辑结构的第二区域。所述可编程逻辑结构的第一区域被配置为利用对第一组数据进行操作的电路设计被编程。所述集成电路还可以包括设置于第二集成电路管芯上的片上网络(NOC)电路，使得NOC电路被配置为在第一集成电路管芯和第二集成电路管芯之间传送数据。

摘要： 集成电路器件可以在第一集成电路管芯上包括可编程逻辑结构并且在第二集成电路管芯上包括扇区对齐存储器，以使得可编程逻辑器件的可编程逻辑的扇区能够快速处理大量数据。可编程逻辑结构可以包括第一和第二扇区。可以用对第一组数据进行操作的电路设计对第一扇区进行编程。扇区对齐存储器可以包括可由可编程逻辑结构的第一扇区直接访问的扇区对齐存储器的第一扇区和可由可编程逻辑结构的第二扇区直接访问的扇区对齐存储器的第二扇区。扇区对齐存储器的第一扇区可以存储第一组数据。

摘要： 公开了带有逻辑单元的基于复杂逻辑块(CLB)的可编程逻辑器件(PLD)，该逻辑单元具有改进的逻辑、寄存器、运算器、逻辑压缩以及定时功能和性能。PLD的CLB被安排成阵列的行与列并且由多个互连线互联。多个CLB中的每一个具有安排在第一列和第二列的第一片逻辑单元和第二片逻辑单元。提供了在每列的每个逻辑单元之间的第一和第二进位链。至少一个逻辑单元包括一个或多于一个查找表和运算逻辑电路，该查找表用于在提供给所述一个逻辑单元的一组输入信号上植入逻辑功能，该运算电路被配置来接收进位输入信号并产生形成部分第一进位链的进位输出信号。在一个实施例中，所述逻辑单元还包括第一输出寄存器和第二输出寄存器，并且由该逻辑单元产生的一组输出在第一输出寄存器和第二输出寄存器之中被分区。

摘要： 可编程逻辑器件（PLD）上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环（PLL）电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。