软硬件协同设计

摘要： 为提高空中侦察取证的自动化、智能化水平,提出基于深度学习与FPGA软硬件协同设计开展空中侦察取证自动目标分类。多渠道收集整理军机数据集,利用深层神经网络模型开展自动识别,验证自动目标分类可行性,并部署至FPGA开发评估板进行准确率、吞吐量等性能验证。实验结果证明:多种网络模型均可有效实现空中侦察取证目标的自动分类,并具备较高的吞吐量与准确率,时效性可满足战场实际需要。

摘要： 计算机体系结构,处于软硬这一“接口”位置,对计算机指令、硬件功能分配和对软件、硬件界面确定等,承担着基本的“规划”功能。随着摩尔定律放缓和新兴应用不断涌现,如何改进计算机体系结构来满足应用不断增长的需求,成为一个重要课题。对此,图灵奖得主约翰·轩尼诗(John Hennessy)和大卫·帕特森(David Patterson)指出了计算机体系结构未来发展趋势--“领域定制的软硬件协同设计”,并称“计算机体系结构领域将迎来下一个黄金时代”。这也是北京大学高能效计算与应用中心副教授孙广宇从研十余年以来一直在努力的方向。

摘要： 针对人工识别脑电图(EEG)的癫痫发作的低效以及现有自动识别算法的高开销等问题,本文提出了一种基于深度学习的癫痫识别的软硬件协同设计。软件部分提出了一种基于深度学习的癫痫识别模型,该模型的正确率在CHB-MIT数据集上能够达到97.08%的同时,尺寸与运算量仅为现有同类方案的20%。硬件部分提出了一种卷积神经网络处理器结构,该结构能够有效提升运算效率,在FPGA平台上完成一次癫痫识别过程仅需要0.6 ms。

摘要： 目前,类脑计算所面临的最具挑战性的问题之一是如何高性能且低功耗地进行大规模类脑仿真。本文选用应用生态完整、支持大规模仿真的NEST类脑仿真器,针对NEST类脑仿真器可移植性差、仿真速度慢等问题,设计了一种ARM+FPGA的类脑计算平台的通用性系统架构。本设计采用硬件加速神经元计算模块、通用数据传输接口设计、软硬件协同设计等方法提升了NEST类脑仿真器的性能。在3款类脑计算平台上证明了该架构的可行性,为类脑计算平台提供了一种通用解决方案。

摘要： 人工智能的迅速发展使得现代卷积神经网络在图像识别和分类任务上取得了巨大成功.然而,复杂神经网络模型不断向更深层的网络结构发展,在面积、功耗受限的移动设备上部署时无法保持高性能和高精度.针对该问题,面向可编程阵列芯片(FPGA)平台提出了一种基于软硬件协同方法的MobileNet-SSD目标检测硬件加速器设计.首先采用剪枝和量化算法对原始MobileNet-SSD模型进行压缩,其中剪枝是针对点卷积层参数冗余问题而提出的卷积核剪枝算法,量化则是将训练后的网络模型中的浮点数统一转换为定点数参与卷积计算.然后,设计了一种可配置的卷积计算加速阵列,通过循环分块实现不同规模网络层的多粒度并行.在此基础上,进一步设计了一种针对输入缓存的行缓存优化机制,结合直接存取存储器(DMA)和数据流接口传输数据解决传输延迟的瓶颈.实验表明,所提出的目标检测系统的性能功耗比相较于CPU和GPU分别提升了79倍和1.9倍,相比于以往工作中提出的目标检测系统具有更高的准确度和更优的性能.

摘要： 随着我国计算机与微电子技术的发展,嵌入式计算机系统渗透到日常活动中的方方面面,其中最为简单的就是移动支付技术,简简单单的一个支付行为,依靠的是嵌入式计算机系统的复杂运转,通过软件后台加上硬件平台的支持,有效地提升了信息内容传递的速度。我们日常生活中消费电子、智能家电、通信设备、人工智能及工业控制等多个领域都是嵌入式产品的产物。从嵌入式计算机系统硬件与软件协同规划、协调发展、配合式设计的层面出发,本文着眼于研究当下技术的缺陷,旨在寻找未来嵌入式计算机系统软/硬件协同设计的合理发展路径。

摘要： 网络数据平面执行数据包处理转发,是网络性能的决定性因素之一。大带宽、低时延、可持续演进的网络基础设施需要构建高效可编程的网络数据平面。首先,介绍数据包处理转发模型,并以此为基础概述网络数据平面在性能与可编程性面临的关键挑战。然后,从数据包查找算法理论与软/硬件协同实现机制出发,详细论述其基本思路及关键核心技术进展以应对上述关键挑战。最后,探讨高效可编程数据平面的未来发展趋势与技术演进路线。

摘要： 为了保障用户线上信息的安全,常采用公钥密码系统对数据信息进行加密。大整数模乘运算作为公钥密码系统的核心操作,其计算效率对公钥密码系统的性能至关重要。文中基于经典的蒙哥马利模乘算法,提出一种多项式展开的交叉蒙哥马利模乘算法。通过分解大位宽逻辑运算,以多项式展开来交叉执行模乘法和模约简运算,有效提高了大整数模乘运算的计算效率,降低了硬件实现的资源消耗。FPGA实验验证表明,相比于其它方法,文中所提方法分别减少96.5%和69%的面积时间积AT1与AT2,更好地实现了计算时间和硬件开销的平衡,有较高的灵活性和通用性,适合具有大量加密需求的成本敏感型应用。

摘要： 提出了一种针对对抗样本攻击的硬件友好的在线防御方法。该方法由三部分组成,一个使用自编码器作为检测器来逼近自然样本流形分布的广谱检测算法,一个适用于深度神经网络(Deep Neural Network,DNN)瓷片加速器架构的高效层调度方案以减少数据访问开销,以及一个软硬件协同设计方法以达到检测精度和算法开销的平衡。试验表明,基于自编码器的广谱在线检测方法能够达到与已有算法相当的检测精度,提出的层调度方案将推理网络与检测器耦合的联合网络的DRAM访问量减少了43%,进而降低了能耗,提高了吞吐量。此外,软硬件协同设计方法在保证检测精度不降低的情况下,将耦合网络的能耗和运行时间分别降低了58%和54%。

摘要： 为了满足嵌入式系统产品深度复杂化应用要求,需要建立软硬件协同设计应用模式,从而维持整体系统控制工作的规范性。简要介绍了嵌入式系统,从关键技术、具体内容等方面分析了软硬件协同设计技术的相关内容,对嵌入式系统中软硬件协同设计技术的运用策略进行了探讨。

摘要： 随着导弹性能的不断提升，弹内信息处理越来越复杂，典型的是以支撑精确制导为目的的各种图像处理算法，为达到较高的系统性能，相应的运算量都十分巨大。对弹载信息处理计算机的体系结构、发展趋势进行分析讨论.在一系列现有和在研的高性能信息处理计算机系统架构的基础上,总结了相应的软硬件协同设计原则、方法、流程和效率分析手段,并针对弹上常见的复杂图像处理算法,基于软硬件协同设计进行技术实现并提出信息处理计算机架构设计参考.

摘要： 容错处理器在空间辐照环境和苛刻计算环境中发挥着重要的作用,因此对容错方案进行可靠性验证尤为重要.模拟故障注入方法具有良好的可观测性与可控性,能够在处理器设计早期进行可靠性评测从而尽早发现问题.然而现有模拟故障注入方法缺乏对空间环境中频发的SEU故障模型的支持,且在硬件设计中修改代码注入故障破坏了系统的完整性.为此本文提出一种利用背板技术的软硬件协同仿真与故障注入技术,设计了软件实现的SEU故障模型,实现了软硬件协同的故障注入平台,为处理器容错设计提供了一个自动化非侵入的故障注入和可靠性评估方案.

摘要： 介绍了基于DFG(Data Flow Graph,数据流图)模型的分析和优化、用于数字仪器设计的SOPC系统的软硬件协同设计方法,这种方法是基于数字信号处理算法的数据流图模型,并应用SOPC技术实现.DFG模型能帮助设计者将系统功能分别划分为硬件和软件,给出的便携式逻辑分析仪SOPC系统级和电路级的优化表明,DFG模型不仅对于结构优化和降低功耗非常有效,对于软硬件协同设计也很有用.

摘要： 本文介绍数据预取是一种有效的隐藏访存延迟的技术,通过提前一定的时钟周期将数据移动到较高的存储层次,为处理器及时提供所需要的数据.传统的预取技术是基于Cache的,但在一些体系结构中软件管理的片上存储(SPM)已经取代了Cache,所以本文给出一种带有软件管理片上存储的硬件模型,提出相应的软硬件协同Cache设计方法,并在此基础上给出编译器指导的预取算法描述.

摘要： 本文介绍数据预取是一种有效的隐藏访存延迟的技术,通过提前一定的时钟周期将数据移动到较高的存储层次,为处理器及时提供所需要的数据.传统的预取技术是基于Cache的,但在一些体系结构中软件管理的片上存储(SPM)已经取代了Cache,所以本文给出一种带有软件管理片上存储的硬件模型,提出相应的软硬件协同Cache设计方法,并在此基础上给出编译器指导的预取算法描述.

摘要： 本文介绍数据预取是一种有效的隐藏访存延迟的技术,通过提前一定的时钟周期将数据移动到较高的存储层次,为处理器及时提供所需要的数据.传统的预取技术是基于Cache的,但在一些体系结构中软件管理的片上存储(SPM)已经取代了Cache,所以本文给出一种带有软件管理片上存储的硬件模型,提出相应的软硬件协同Cache设计方法,并在此基础上给出编译器指导的预取算法描述.

摘要： 本文介绍数据预取是一种有效的隐藏访存延迟的技术,通过提前一定的时钟周期将数据移动到较高的存储层次,为处理器及时提供所需要的数据.传统的预取技术是基于Cache的,但在一些体系结构中软件管理的片上存储(SPM)已经取代了Cache,所以本文给出一种带有软件管理片上存储的硬件模型,提出相应的软硬件协同Cache设计方法,并在此基础上给出编译器指导的预取算法描述.

摘要： 动态局部可重构技术可保证运行中的现场可编程门陈列(FPGA)在不停止工作的条件下动态局部重构用户逻辑,大幅减少设计成本,并且有利于提高设计模块的通用性.通过分析Xilinx公司VIRTEX系列FPGA器件的重构特性,以及现有的局部重构相关实现方法,采用软硬件协同方式设计一种局部重构控制器,并在VIRTEX-7 FPGA平台上通过PCIe传输局部重构比特流方式验证该控制器功能.仿真结果表明,该设计可达到FPGA动态局部重构的预期目标.

摘要： 动态局部可重构技术可保证运行中的现场可编程门陈列(FPGA)在不停止工作的条件下动态局部重构用户逻辑,大幅减少设计成本,并且有利于提高设计模块的通用性.通过分析Xilinx公司VIRTEX系列FPGA器件的重构特性,以及现有的局部重构相关实现方法,采用软硬件协同方式设计一种局部重构控制器,并在VIRTEX-7 FPGA平台上通过PCIe传输局部重构比特流方式验证该控制器功能.仿真结果表明,该设计可达到FPGA动态局部重构的预期目标.

摘要： 动态局部可重构技术可保证运行中的现场可编程门陈列(FPGA)在不停止工作的条件下动态局部重构用户逻辑,大幅减少设计成本,并且有利于提高设计模块的通用性.通过分析Xilinx公司VIRTEX系列FPGA器件的重构特性,以及现有的局部重构相关实现方法,采用软硬件协同方式设计一种局部重构控制器,并在VIRTEX-7 FPGA平台上通过PCIe传输局部重构比特流方式验证该控制器功能.仿真结果表明,该设计可达到FPGA动态局部重构的预期目标.

摘要： 本发明属于神经网络加速器设计技术领域，具体为一种适用于稀疏神经网络的软硬件协同的加速器设计方法。本发明方法包括输入通道分组均匀稀疏化剪枝算法及相应的硬件加速器设计；本发明可以在提高稀疏神经网络计算效率的同时，降低硬件设计成本。相比其它设计方法可以极大的减少BRAM资源以及逻辑资源的需求。对于FPGA芯片有固定的DSP、BRAM、SLICE资源比例，本发明设计方案可以更为充分的利用FPGA的DSP资源，取得较高计算性能。本发明设计方案同时适应于FPGA与ASIC神经网络加速器设计。

摘要： 本发明公开了一种基于星载操作系统的软硬件协同防护单粒子设计方法。在运行于虚拟地址空间中的星载操作系统中，该方法的使用能够及时知晓内存发生单粒子翻转，并能够采取必要的措施进行纠错。同时，该方法能够采取软件方式对较脆弱的Cache进行周期性刷新，保证Cache中的数据不会“脏”；或者“脏”时，能够通过无效数据Cache中的数据，达到对单粒子的防护，极大提高星载系统的可靠性和安全性。相比于单依靠软件，或者单依靠硬件实现单粒子防护，具有易实现、可靠且灵活度更特点，且具有较强的工程实践价值。且本发明将EDAC当作设备进行抽象，增强系统模块集成能力和设备统一规范化，提高了软件的可靠性和可维护性。

摘要： 本发明涉及通信安全技术领域，为在遵循国密SM9数字签名标准的前提下，提出一种实用高效的基于嵌入式片上系统(SOC)的软硬件协同实现的数字签名系统，本发明软硬件协同设计SM9数字签名通信系统和方法，包括软件实现模块和硬件实现模块，用以实现基于椭圆曲线建立的SM9数字签名协议，其中，硬件实现模块中，设置一个双线性对运算硬件加速模块实现双线性对的运算，设置一阶标量乘硬件加速模块实现签名过程中的标量乘运算；软件实现模块中，设置密码函数H1()H2()用于实现签名算法中的密码函数部分，设置十二阶扩域下幂运算实现幂的运算。软硬件协同设计SM9数字签名通信方法，本发明主要应用于设计制造场合。

摘要： 本发明涉及一种基于ZYNQ的实时双目立体视觉软硬件协同设计方法，包括以下步骤：利用ZYNQ中PL完成双目立体匹配的实时计算处理；利用ZYNQ的PS完成多任务管理以及数据存储控制，完成与PL的数据交互与协同设计，共同完成双目立体视觉的处理与数据传输。本发明能够正确高效的实现ZYNQ FPGA中的PL端和PS端的图像数据的交互、控制、处理，达到实时双目立体视觉的效果。

摘要： 本发明适用于集成电路技术领域，提供了一种软硬件协同设计的验证方法，以解决纯软件运行方式处理时间长，并且限制了CPU运行效率的问题。所述方法包括：读取待测试数据；对所述待测试数据进行硬件运算，获取运算结果；将所述运算结果与预置结果进行对比，并输出对比结果，所述对比结果用于验证软硬件协同设计的准确性。通过本发明，将可综合部分映射到特殊硬件元件来进行硬件加速，从而减少运行时间，提高CPU的运行效率，减轻CPU的运行负担。

摘要： 本发明提供一种基于SoC软硬件协同设计的布匹表面瑕疵检测方法，利用视觉显著性分析和纹理特征提取的结合，在嵌入式平台Zynq SoC上实现算法的软硬件协同设计以提高检测系统的有效性和实时性；离线阶段利用差分进化算法对无瑕疵样本图像进行椭圆Gabor滤波器的参数寻优，得到最优EGF，在线阶段基于FPGA进行RGB图像采集、快速中值滤波、RGB到CIE LAB格式的颜色空间转换、LAB三通道的EGF处理，通过AXI VDMA总线将数据传输到ARM部分，并计算滤波前后图像特征向量，利用两特征向量提取瑕疵显著区域，确定阈值分割瑕疵，最后得到高亮瑕疵的二值图像；本系统对于本色、纯色布匹瑕疵检测有较高的检测效率和实时性。

摘要： 一种星载光子计数激光雷达探测与采集系统的软硬件协同设计方法，系统基于集成FPGA和ARM的全可编程异构芯片ZYNQ设计，硬件部分在FPGA中实现，主要完成激光器同步触发时序控制、光子脉冲计数、FIFO数据缓存和累加平均等功能，其中光子脉冲计数功能在FPGA内部实现，最终光子数随时间的分布数据被转换成AXI4‑Stream数据流，并通过DMA控制器发送到DDR3SDRAM中缓存，在ARM中预处理后，存入SSD存储器。本申请的星载激光雷达采集系统采用固态APD探测器和全可编程芯片ZYNQ实现，具有软硬件工作稳定、集成度高、抗环境干扰能力强等优点。

摘要： 本发明涉及通信安全技术领域，为在遵循国密SM9数字签名标准的前提下，提出一种实用高效的基于嵌入式片上系统(SOC)的软硬件协同实现的数字签名系统，本发明软硬件协同设计SM9数字签名通信系统和方法，包括软件实现模块和硬件实现模块，用以实现基于椭圆曲线建立的SM9数字签名协议，其中，硬件实现模块中，设置一个双线性对运算硬件加速模块实现双线性对的运算，设置一阶标量乘硬件加速模块实现签名过程中的标量乘运算；软件实现模块中，设置密码函数H1()H2()用于实现签名算法中的密码函数部分，设置十二阶扩域下幂运算实现幂的运算。软硬件协同设计SM9数字签名通信方法。本发明主要应用于设计制造场合。

摘要： 实施方式公开了加速深度学习推断的软硬件协同设计，包括一种人工智能芯片和应用于该人工智能芯片的卷积神经网络，该人工智能芯片包括处理器、至少一个并行计算单元和池化计算单元。该方法包括：将卷积任务划分成多个卷积子任务和相应的池化子任务；在不同的并行计算单元中执行卷积子任务，并在同一并行计算单元中执行卷积、批量归一化和非线性计算操作；将每个并行计算单元执行卷积子任务的执行结果发送给池化计算单元，以执行相应的池化子任务；合并池化计算单元对相应的卷积子任务输出的执行结果执行池化操作的执行结果，得到卷积任务的执行结果。这能减少数据传输，使得卷积神经网络的操作可以在边缘设备中以更低的功耗和更少的时间来完成。

摘要： 本发明公开了一种双目立体视觉系统的软硬件协同设计方法，该方法基于FPGA+ARM的ZYNQ系统架构，通过软硬件划分在FPGA端完成立体校正算法和立体匹配算法的并行加速处理，在ARM端完成相机图像数据的采集、程序逻辑控制及图像的实时显示功能。利用ZYNQ的异构多核处理器的特性，通过ARM端的指令配置FPGA端内部的自定义寄存器完成软硬件之间的数据交互，进而设计出一种具有高实时性和良好交互性的双目立体视觉系统。