IP核

摘要： FPGA在通信、控制、数据采集、信号处理、图像视频处理方面都有着广泛应用;LabVIEW FPGA是一种开发效率高、代码可读性好、库函数丰富的嵌入式图形化开发环境,主要支持National instrument公司的FPGA板卡。为满足多通道、高宽带和大吞吐率的应用要求,同时达到使用LabVIEW开发自主设计的FPGA板卡来降本增效的目的,文章设计了一种超声波探伤数据处理系统,其采用FPGA搭建系统硬件架构,采用LabVIEW搭建底层软件架构。文章全面阐述了基于FPGA搭建DDR3内存、Flash存储器、双千兆以太网、编码器、超声激励、超声数据采集、UART收发器及接口互连(I2C)等硬件电路的构建原理,系统地介绍了基于LabVIEW设计DDR3读写、以太网通信、超声数据信号处理等并行线程的顶层构建方法,详细描述了Socket CLIP、IP Node技术实现LabVIEW与底层硬件之间的互联互通。最后以实际应用案例论证了用LabVIEW开发自研的FPGA板卡的可行性,一方面,采用该系统可节约60%的硬件成本,缩小30%~50%的PCB面积;另一方面,成功实现了LabVIEW下创建自研FPGA目标机的应用模式,它不仅可以发挥LabVIEW图形化编程的高效性能,而且还可以发挥自研FPGA板卡带来的超高性价比,提升60%的开发效率。

摘要： 随着USB(Universal Serial Bus)设备传输速率要求的不断提高,传统基于USB2.0控制器设计的PowerPC架构处理器已经不能满足高速率、大容量传输的需求。提出了一种基于PowerPC架构的USB3.0的处理器解决方案。通过对比USB3.0和USB2.0,USB3.0拥有更高的传输速率,同时具备更强的抗干扰能力。通过和高性能PowerPC处理器协同工作,显著提高了USB控制器的传输能力,充分利用了PowerPC计算资源。阐述了一种基于PowerPC架构下USB3.0的IP核(Interllectual Property Core)方案设计。最后结合软硬件协作验证方法,验证方案可行性,为后续芯片设计和验证奠定了一定的技术基础。

摘要： 为了实现对雷达显示技术的优化与升级,设计实现了一种基于FPGA的雷达A式显示电路,采用FPGA集成雷达显示IP核实现雷达前端信号的采样、处理及显示。该设计利用FPGA芯片庞大的可编程逻辑单元以及丰富的成熟IP核的优势,实现了单片逻辑芯片实现雷达输入信号的接收、采样、变换以及显示的功能,简化了以往雷达显示电路的硬件结构,降低了信号的显示延迟,整体提升雷达显示性能。同时该设计可以通过进一步修改内部IP核实现其他雷达显示方式,使其具备硬件设备的通用性和可扩展性。

摘要： 为了提高飞行物器指令信息和状态信息传输的实时性和可靠性,采用以太网来传输数据。而大多数以太网采用的是未集成协议栈和接口转换模块的物理芯片,从而导致数据无法直接进行传输。针对这一问题,将协议栈和接口转接模块利用IP核封装完成模块化设计、直接进行数据传输。以FPGA作为核心控制器件,将以太网的MAC层接口与UDP/IP的协议栈封装成为可配置的IP核,具有比较强的移植性。网络调试助手和Wireshark软件测试结果显示,IP核性能稳定,且本设备可以实现速率为865.19 Mb/s的数据和指令传输,同时可以完成数据实时发送和接收且不丢包,符合要求。

摘要： 针对嵌入式二维码识别系统中对图像处理的需求,本文设计了一款基于高性能总线(AHB)的图像传感器接口IP(硅知识产权核)。该IP作为CMOS图像传感器和二维码解码系统的其他模块之间的一个接口,主要实现采集、处理与缓存图像传感器数据的功能,支持图像RGB565(红色分量R为5比特,绿色分量G为6比特,蓝色分量B为5比特)和YCbCr422(4字节的数据里面包含2字节的亮度分量Y,1字节的蓝色度分量Cb和1字节的红色色度分量Cr)的数据格式,支持直接存储器(DMA)接口,支持图像窗口裁剪功能。设计采用自顶向下的方法来划分和设计每个子模块的,并在基于现场可编程门阵列(FPGA)的二维码解码系统中进行了仿真和验证,结果表明,图像可以被无失真的捕获和传输。

摘要： 为提高卫星集成度,采用了一种基于FPGA的星载总线扩展方法,在星载处理器SmartFusion2的FPGA模块上进行IP核设计,实现了“两级双冗余CAN+RS422”的星载总线通信架构。基于微小卫星的处理器和总线架构进行了FPGA扩展星载总线的方案设计,通过对CAN总线和RS422接口的扩展进行了IP核设计,使用Modelsim进行仿真,在处理器上运行星务软件,实现星上部组件通信正常的实验,进一步验证了该设计的合理性和有效性。通过FPGA实现星载总线扩展,可有效提高微小卫星集成度,对微小卫星研究具有参考意义。

摘要： 随着大规模集成电路的发展,基于IP复用的SoC (System-on-Chip)技术已成为芯片设计的主要趋势,IP核的复用也减轻了集成电路芯片的负担。SPI (Serial Peripheral Interface,串行外设接口)作为一个比较经典的IP核,其相关研究和运用受到国内外的广泛关注,因其通讯接口技术简单、传输速度快,被广泛集成在微处理器的通信电路接口模块中。在SoC系统中,为了进一步提高SPI通讯的速度和效能,设计加入DMA (Direct Memory Access)控制器就显得意义重大。因此,在这个设计中我们将把SPI与DMA组合在一起来使用,以实现提升数据交换的效率。本文首先介绍了相关的设计原理,给出基于AMBA总线协议和AXI总线协议设计的系统框图,描述验证环境,并通过Windows SP7021 IDE集成开发环境进行软件验证,来进行SPI接口IP核的设计和研究,通过时序仿真测试,SPI接口能正确地对数据进行传输,满足了SPI时序设计要求,并且能满足实际工程应用。

摘要： 为了能更加方便快捷地获取弹体坐标系下三个方向的加速度信息,提出一种将三轴加速度计输出电压值转换为加速度值量化输出的方法.对传统的标定系数矩阵将电压值转换为加速度的算法进行了化简优化,利用现场可编程门阵列(FPGA)进行数据运算,有效地提高了数据的转换速度,同时又能灵活地适应模数转换芯片的采样精度和加速度值的量化范围.最后通过输入真实的工程数据进行仿真并利用三轴转台进行试验验证,结果表明:数字速度的实现真实有效.

摘要： 本文设计了基于ZYNQ7000的伺服控制平台,发挥APSoC异构多核架构的优势,将电机控制驱动器常用的控制、采集和算法功能封装成统一的定制化IP核,作为协处理器集成实现并行化硬件加速,详细描述了几种IP核的设计、集成、使用方法和波形测试验证,研制了产品实物,通过了机电伺服系统测试验证.对比目前基于DSP为核心的电机控制方案,本方案具有集成度高、运算速度快、可扩展多电机同步控制等优势.

摘要： 根据通信卫星有效载荷数据传输总线协议及其工作原理,提出了一种总线终端IP(intellectual property)核的设计及验证方法,该IP核由总线接口模块、时钟分频模块、协议处理模块、数据采集模块等组成,其设计和研制具有自主知识产权.该IP核完成了模块仿真验证、芯片系统仿真验证和FPGA(field programmable gate array)验证并已流片成功,验证结果表明:该IP核设计功能全面、资源占用少、可靠性高,可应用于通信卫星地检验证设备或者直接应用于卫星有效载荷设备中,支持通信卫星有效载荷数据传输总线的测试.

摘要： 三维片上网络(3D NoC)被认为是提高多核处理系统性能的一种方式.对于3D NoC的设计,如何将给定的应用特征图上的IP核适当地分配到3D NoC架构是IP核映射的关键问题.在本文中,我们将混合混沌大爆炸(HCBB-BC)算法首次应用到解决三维片上网络映射问题.通过仿真实验,证明与现有的NoC映射算法相比,我们的方法可以用更少的迭代次数和在更短的时间内来找到更好的解决方案并降低功耗.与遗传算法(GA)相比,HCBB-BC的收敛速度提高了36.73％,与粒子群算法(PSO)相比,提高了22.45％.HCBB-BC映射的平均功耗低于GA的平均功耗的最大值为5.75％,并且低于PSO的平均功耗最大值为3.90％.

摘要： 三维片上网络(3D NoC)被认为是提高多核处理系统性能的一种方式.对于3D NoC的设计,如何将给定的应用特征图上的IP核适当地分配到3D NoC架构是IP核映射的关键问题.在本文中,我们将混合混沌大爆炸(HCBB-BC)算法首次应用到解决三维片上网络映射问题.通过仿真实验,证明与现有的NoC映射算法相比,我们的方法可以用更少的迭代次数和在更短的时间内来找到更好的解决方案并降低功耗.与遗传算法(GA)相比,HCBB-BC的收敛速度提高了36.73％,与粒子群算法(PSO)相比,提高了22.45％.HCBB-BC映射的平均功耗低于GA的平均功耗的最大值为5.75％,并且低于PSO的平均功耗最大值为3.90％.

摘要： 三维片上网络(3D NoC)被认为是提高多核处理系统性能的一种方式.对于3D NoC的设计,如何将给定的应用特征图上的IP核适当地分配到3D NoC架构是IP核映射的关键问题.在本文中,我们将混合混沌大爆炸(HCBB-BC)算法首次应用到解决三维片上网络映射问题.通过仿真实验,证明与现有的NoC映射算法相比,我们的方法可以用更少的迭代次数和在更短的时间内来找到更好的解决方案并降低功耗.与遗传算法(GA)相比,HCBB-BC的收敛速度提高了36.73％,与粒子群算法(PSO)相比,提高了22.45％.HCBB-BC映射的平均功耗低于GA的平均功耗的最大值为5.75％,并且低于PSO的平均功耗最大值为3.90％.

摘要： 三维片上网络(3D NoC)被认为是提高多核处理系统性能的一种方式.对于3D NoC的设计,如何将给定的应用特征图上的IP核适当地分配到3D NoC架构是IP核映射的关键问题.在本文中,我们将混合混沌大爆炸(HCBB-BC)算法首次应用到解决三维片上网络映射问题.通过仿真实验,证明与现有的NoC映射算法相比,我们的方法可以用更少的迭代次数和在更短的时间内来找到更好的解决方案并降低功耗.与遗传算法(GA)相比,HCBB-BC的收敛速度提高了36.73％,与粒子群算法(PSO)相比,提高了22.45％.HCBB-BC映射的平均功耗低于GA的平均功耗的最大值为5.75％,并且低于PSO的平均功耗最大值为3.90％.

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.rn 为了确保IP核的正确性和SOC的量产率，在IP核和SOC的设计与制造过程中必须多次测试芯片和电路。测试包括功能测试和结构测试，功能测试更多地用于设计验证，基于可测试性设计的测试属于结构测试。可测性设计是适应集成电路的发展所出现的一种技术，主要任务是对电路的结构进行调整，增加部分的电路，提高电路的可测性，即可控制性和可观察性。按测试结构分，目前比较成熟的可测试技术主要有内部扫描设计、内建自测试(BIST)、边界扫描设计等，不同类型的IP核会采用不同的可测试性设计和测试方法。

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.rn 为了确保IP核的正确性和SOC的量产率，在IP核和SOC的设计与制造过程中必须多次测试芯片和电路。测试包括功能测试和结构测试，功能测试更多地用于设计验证，基于可测试性设计的测试属于结构测试。可测性设计是适应集成电路的发展所出现的一种技术，主要任务是对电路的结构进行调整，增加部分的电路，提高电路的可测性，即可控制性和可观察性。按测试结构分，目前比较成熟的可测试技术主要有内部扫描设计、内建自测试(BIST)、边界扫描设计等，不同类型的IP核会采用不同的可测试性设计和测试方法。

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.rn 为了确保IP核的正确性和SOC的量产率，在IP核和SOC的设计与制造过程中必须多次测试芯片和电路。测试包括功能测试和结构测试，功能测试更多地用于设计验证，基于可测试性设计的测试属于结构测试。可测性设计是适应集成电路的发展所出现的一种技术，主要任务是对电路的结构进行调整，增加部分的电路，提高电路的可测性，即可控制性和可观察性。按测试结构分，目前比较成熟的可测试技术主要有内部扫描设计、内建自测试(BIST)、边界扫描设计等，不同类型的IP核会采用不同的可测试性设计和测试方法。

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.rn 为了确保IP核的正确性和SOC的量产率，在IP核和SOC的设计与制造过程中必须多次测试芯片和电路。测试包括功能测试和结构测试，功能测试更多地用于设计验证，基于可测试性设计的测试属于结构测试。可测性设计是适应集成电路的发展所出现的一种技术，主要任务是对电路的结构进行调整，增加部分的电路，提高电路的可测性，即可控制性和可观察性。按测试结构分，目前比较成熟的可测试技术主要有内部扫描设计、内建自测试(BIST)、边界扫描设计等，不同类型的IP核会采用不同的可测试性设计和测试方法。

摘要： 随着集成电路技术的发展，SOC设计中IP核规模越来越大，复杂度越来越高，验证变得愈加困难，而且非常耗时,。本文使用了VMM标准类库提供的相关基础层类搭建了GMAC的验证环境以及相关组件，使用某公司提供的以太网验证IP实现了以太网数据帧收发事务处理器，使用AMBA验证IP模型实现了AXI主从接口的事务处理器，使用SystemVerilog语言编写了测试案例以及验证平台的自动控制机制，最后对GMAC单元进行了验证。验证实现过程及验证结果表明，使用VMM验证方法学能够方便快速的搭建验证平台，使用自动化功能提高了验证效率，同时功能覆盖率能够达到快速实现验证收敛的目的，整个验证过程易于控制，验证效率以及验证完备性较高。

摘要： 随着集成电路技术的发展，SOC设计中IP核规模越来越大，复杂度越来越高，验证变得愈加困难，而且非常耗时,。本文使用了VMM标准类库提供的相关基础层类搭建了GMAC的验证环境以及相关组件，使用某公司提供的以太网验证IP实现了以太网数据帧收发事务处理器，使用AMBA验证IP模型实现了AXI主从接口的事务处理器，使用SystemVerilog语言编写了测试案例以及验证平台的自动控制机制，最后对GMAC单元进行了验证。验证实现过程及验证结果表明，使用VMM验证方法学能够方便快速的搭建验证平台，使用自动化功能提高了验证效率，同时功能覆盖率能够达到快速实现验证收敛的目的，整个验证过程易于控制，验证效率以及验证完备性较高。

摘要： 本申请公开了一种接口IP核控制方法、接口IP核、装置及介质，涉及数据交换领域，接口IP核通过接收并缓存由主设备发送的第一数据信息后，将接收到的第一数据信息转换为AHB协议标准格式，将进行过格式转换的第一数据信息发送至从设备。本申请提供的接口IP核控制方法，输出的数据信息为AHB协议标准格式，不需要对每个接口IP核单独进行配置AHB协议转换。

摘要： 本发明提供的IP核、IP核的管理方法和芯片，通过接收外部输入的密钥；进而判断密钥是否正确，若密钥正确，则对接收的待处理数据进行处理，输出正确的处理结果；若密钥不正确，则对接收的待处理数据进行处理，以预设的概率输出错误的处理结果。由此，IP核的完整功能需要在得到正确的密钥时才能使用，避免了IP核被滥用，保护了IP核等产品的知识产权。

摘要： 本发明设计数字信号处理技术领域，本发明提出一种FFT处理器IP核使用的改良‑2^6算法，将基‑2k FFT算法的k值提升到6，用于降低硬件设计复杂度，达到减少其硬件实现时硬件成本消耗的目的。同时，本发明所设计的IP核采用CSD常数乘法器替代布斯乘法器完成除旋转因子W2048外所有旋转因子的复数乘法运算。在基于QUARTUS PRIME开发平台的仿真结果显示，对比已有的2048点FFT处理器设计方案，能够更加有效的控制硬件成本。

摘要： 一种基于PD控制律的姿态控制IP核及采用该IP核的卫星姿态控制力矩计算系统，涉及航天电子领域。本发明的目的是提供一种计算速度快、可重用性高的基于PD控制律的姿态控制IP核，以及采用该IP核的卫星姿态控制力矩计算系统。所述IP核采用FPGA外部输入时钟作为计算时钟，采用减法器将输入的参考姿态角θ

摘要： 本发明提供一种优化用户接口的IP核及优化IP用户接口的方法，IP包括上层逻辑层，上层逻辑层包括基础逻辑层，或者，上层逻辑层连接有基础逻辑层；基础逻辑层包括IP核，上层逻辑层通过上层接口连接有用户逻辑层；上层逻辑层的上层接口包括读有效信号接口、读准备信号接口、读数据信号接口、写有效信号接口、写准备信号接口和写数据信号接口。方法：对软核IP进行封装；当上层逻辑层的写有效信号接口和写准备信号接口的数据同时有效时，上层逻辑层的写数据信号接口接收用户逻辑层发送的写数据信号；当上层逻辑层的读有效信号接口和读准备信号接口的数据同时有效时，上层逻辑层的读数据信号接口向用户逻辑层发送读数据信号。

摘要： 本发明提供了一种模块化的标准UART接口逻辑IP核，串并转换模块将UART串行输入数据转换为并行数据，并写入到接收FIFO模块中，接收FIFO模块用于缓存接收数据，中断处理模块完成接收溢出和接收超时中断信号产生，寄存器配置模块通过局部并行总线管理模块获取CFG_DIN，配置接收和发送FIFO深度、中断使能、中断触发深度、接收超时时间、双工模式，发送FIFO模块用于缓存发送数据，并串转换模块将并行输入数据转换为串行数据输出，局部并行总线管理模块用于实现局部并行总线的地址锁存和译码。本发明实现局部并行总线到UART协议的转换，形成模块化的标准UART接口，提高UART接口的通用性和可移植性，采用模块化的设计方法，提高了接口电路的灵活性和扩展性。

摘要： 本公开提供了一种基于DVFS的蓝牙基带芯片IP核架构，包括蓝牙功能核心模块，所述蓝牙功能核心模块分别与DVFS模块和处理器模块连接；所述蓝牙功能核心模块包括基带发送模块和基带接收模块，其用于对发送数据和接收数据进行处理；所述DVFS模块包括采集计算单元、预测转换单元以及驱动输出单元，其用于基于从蓝牙功能核心模块采集的负载信号进行负载计算，并根据当前负载预测下一时间段的负载需求；将预测的需求转换为蓝牙功能核心模块所需频率，并基于所述频率转化为匹配的电压；基于所述频率和电压对所述蓝牙功能核心模块进行驱动；所述处理器模块用于对蓝牙功能核心模块进行系统控制。

摘要： 本发明公开了一种基于FPGA的卡尔曼滤波器、IP核及导航用芯片。其中，该卡尔曼滤波器包括：输入接口，被配置为接收时钟信号和复位信号；主模块，被配置为基于所述时钟信号和所述复位信号计算状态先验估计值、状态真值、量测真值、雅可比矩阵和量测矩阵；输出接口，被配置用于输出所述状态先验估计值、所述状态真值、所述量测真值、所述雅可比矩阵和所述量测矩阵，以进行状态预测和状态更新。本发明解决了相关技术中卡尔曼滤波器开发费时、成本较高、执行速度较慢的技术问题。

摘要： 本发明涉及一种HDLC通用IP软核，属于嵌入式领域。本发明IP软核配合处理器协同工作,将时钟抖动和偏移较大的门控时钟改进为时钟使能，减少IP软核对全局时钟资源的依赖，同时减少门控时钟导致的时序不稳问题；该IP软核通过静态传递参数可配置使用模式及监控模式，兼顾功能多样性和资源合理性要求；该IP软核预留逻辑层接口支持处理器软件动态配置功能；处理器软件可配置波特率、中断使能模式、同步字个数及空闲位个数等；可以对用户字段的通信协议进行自定义，保证传输协议的灵活性。用户仅需要在可视化界面进行简单配置，便可成功移植到自己设计中，同时还提供数据加密功能。本发明的IP软核通用性强，适应大多数型号。

摘要： 本发明提供了一种用于扩展并行接口的逻辑IP核，逻辑中例化出32位的命令地址移入寄存器、16位的数据移出寄存器和16位的数据移入寄存器，处理器SPI接口的片选信号SPI_CS、数据输出信号SPI_MOSI挂接到写入逻辑和读取逻辑的命令、地址移入寄存器和写入逻辑的数据移出寄存器上，SPI接口的数据输入信号SPI_MISO挂接到读取逻辑的数据移入寄存器上，其中命令地址移入寄存器、数据移出寄存器和数据移入寄存器均按照约定的协议帧将读写命令、地址、数据进行组合。本发明解决了国产飞腾处理器无法直接挂接Local Bus接口设备和基于Local Bus的接口逻辑IP的问题，实现成熟国产Local Bus接口设备和接口逻辑IP的上装使用。