除法器

摘要： 在利用运算部件的侧信道计时攻击及防御方法基础上,针对密码系统中常用的除法部件,基于固定延迟和可变延迟除法算法,进行面向侧信道防御的安全除法器设计。该设计兼顾性能和安全,适用于不同需求的工作环境。实验结果证明了该方法的有效性,尤其适合面向IoT应用的低功耗嵌入式处理器使用。

摘要： 为加快传统的大整数除法的运算速度,提出了一种适合硬件实现的低功耗大整数除法快速算法,在此基础上设计了一个低功耗大整数除法器硬件电路:将2个大整数分别存储在独立的随机访问存储器中,结合控制器和状态机,以实现高速数据读取和计算.所提出的除法器具备高速和低功耗特性,且支持多种位宽的除法以及求模运算,最高可支持4096位的被除数以及2048位的除数.使用130 nm CMOS工艺,从面积、功耗和速度方面对大整数除法器硬件电路进行分析,结果表明:该除法器的主频最高可达125 MHz,总面积为0.12 mm2,每兆赫兹消耗的功耗为10μW.

摘要： 提出了一种新型的基于电流乘除法器的 CMOS 电调谐电流放大器.该电路工作在很低的供电电压(±1.2 V)下,电路增益持续可编程,线性调谐范围宽.这种电流放大器的电流增益可以通过调节直流偏置电流而精确地控制.该电路采用0.35μm CMOS 工艺,使用 HSPICE 软件仿真.仿真结果证实了提出的电流放大器在线性度、频响、噪声、电调谐性和功耗方面的良好特性.

摘要： Background:The most important processing is division in the algorithm for the field flatness controller on multi-cell cavity. The algorithm in conventional integer division uses multiple subtraction and shift methods to achieve the operation. A lot of clocks are consumed in the subtraction process, and the cycles consuming is not fixed on each cycle of the division.Purpose:This study aims to design a circular unrecoverable divider based on FPGA (Field-Programmable Gate Array). Methods:Improvement is taken for meliorating the program structure and optimizing the time sequences to achieve speedup of the division and same clock cycle for each conventional division. This algorithm is implemented on FPGA chip using QuartusII, simulated and verified by ModelSim toolkits.Results:The stability of field flatness is less than ±1.3% and 35 cycles for each algorithm when it applied in the controller of DLLRF (Digital Low Level Radio Frequency) for the booster of Shanghai Synchrotron Radiation Facility (SSRF). Conclusion:Control of field flatness based on FPGA for multi-cell cavity satisfies all functional requirements, overperforms the design expectations.%在多cell腔的场平坦度控制处理中,最重要的算法为除法运算,而传统整数除法算法采用多次相减和移位的方法来实现,其算法存在以下缺点:相减运算消耗大量时钟即"吃时钟"、每完成一次算法所需时钟周期不固定以及此算法在实际工程中不能有效工作.针对传统整数除法器的弊端,提出一种基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)的循环型不可恢复除法器.设计的循环型不可恢复除法器通过改善程序结构和优化时序,实现除法运算速度的提高和固定运算所需时钟周期的目的.此算法通过QuartusII编译和综合,以及仿真工具ModelSim的仿真验证,达到预期功能效果,同时在上海光源增强器高频数字低电平控制器中被采用,实现场平坦度稳定度在±1.3%以内,完成每次运算所需35个时钟周期,优于设计指标.

摘要： 文章针对现场可编程门阵列(FPGA)器件的某些芯片不支持浮点除法运算的情况,设计出一种输出为32位的单精度浮点数的除法器.文章利用已有的整数除法器的IP核(IP Core)进行改进,大大的降低了程序设计的复杂性,并且保证了可靠性.通过ModelSim仿真软件,证明我们设计的算法结果正确,完全满足要求.

摘要： 针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15－bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单元。最后，该设计采用Verilog HDL进行编码，并基于FPGA进行实现。通过与其他算法进行比较得知，改进的Goldschmidt除法器在性能不降低的情况下有较小的面积开销，满足嵌入式处理器的需求。%An improved Goldschmidt double-precision floating-point divider is presented to meet the demand of the embedded devices which have a very high requirement for area cost. Two computation stages are employed to carry out this division algorithm. Firstly, a linear-degree minimax polynomial approximation is used to obtain a 15-bit precision estimate of the reciprocal. Then two iterations employing Goldschmidt algorithm specially designed for hardware reuse is performed to gain the final accurate result of division. Finally, the design was implemented by Verilog HDL and prototyped in FPGA. Comparisons with other work show that proposed divider has lower area cost with no performance degradation which meets the requirement of embedded microprocessor.

摘要： The principIe and the impIementation based on FPGA of the cIassic division-non-restoring division is dis-cussed by this paper.Then an improved aIgorithm the pre-comparing division is proposed.The Iogic circuit,impIemented us-ing this aIgorithm,can run steadiIy on 264MHz frequency in XiIinx's Spartan 6 series FPGA,occupied onIy 75 SIices.These two figures were better than the non-restoring division.One more thing,the pre-comparing division reduced one cIock cycIe deIay which is better for impIementing the pipeIine.%针对经典的不恢复余数法这一除法器算法讨论了其原理以及FPGA的实现方式并提出了一种改进方法———预比较法，用此算法实现的逻辑电路可在XiIinx的Spartan 6系列FPGA中运行到264MHz，仅占用75个sIice，两项数据均优于不恢复余数法，并且比不恢复余数法减少了一个时钟周期延时，更有利于流水线的实现。所以，预比较法在FPGA实现中要优于不恢复余数法。

摘要： 传感器智能化已经成为一种趋势.为了用现场可编程门阵列(FPGA)芯片与传感器相结合的方法,将人工神经网络应用于传感信号的智能处理,首先要解决应用最广泛的Sigmoid激活函数的FPGA实现问题.据此阐述了以流水线的方式实现激活函数的方法,并论述了这个过程中的2个关键点:一是用协调旋转数字计算机(CORDIC)算法经过多次迭代来逼近指数函数；二是实现了一种改进型的高效除法器,并对仿真结果进行了分析.该方案在实现精度和速度上均满足了神经网络的应用要求,可以应用到传感器智能化中.

摘要： 随着数字信号处理的迅猛发展,除法器在计算机和芯片技术发展中受到越来越高的重视.秉承古代数学的操作模型原理,在FPGA平台上设计了一种高性能的64位除法器,将珠算过程的“一列”对应为四位二进制数,利用珠算归除法一次计算可产生四位二进制商,大幅降低关键路径延时.该设计将珠算归除法口诀通过元件例化成五个模块:商位数模块、初商模块、退商模块、撞归模块和补商模块,根据归除原理控制状态机选择模块进行计算.经ISE软件仿真及Xilinx Virtex-2P开发板验证表明,64位珠算除法器的最大工作频率为184 MHz,平均运算仅需0.347 8μs.这适合于对计算能力和速度有较高要求的FPGA设计应用.

摘要： 借助于硬件描述语言Verilog HDL语言和FPGA，提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构，优化了时序，提高了除法运算速度，克服了传统除法器“吃时钟”的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成，无需模块划分，节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真，达到了预期的结果。

摘要： 在数字信号处理应用中,除法器是重要的计算模块.相对于其它四则运算,除法的实现需要更加复杂的设计。本文在详述了基二Non-Restoring除法算法后，给出了具体的寄存器配置方案和计算流程.应用Xilinx ISE环境和Modelsim对方案进行了实现及验证。

摘要： 本发明公开了一种DNA分子螺旋除法器的构建方法及DNA分子螺旋除法器，所述方法包括：利用DNA分子的Sub‑Tile结构，合成具有特异性黏性末端的6‑arm tile，包括除数被除数数据粒子、除法算子以及检测输出粒子；除数被除数数据粒子自组装形成除数被除数的三维螺旋结构，并输入各种除法算子完成除法运算；当除法运算完成后，通过检测输出粒子检测余数，标记出计算结果是设定余数的除法器，形成DNA分子螺旋除法器。本发明通过除数被除数粒子的黏贴反应，形成大量除数被除数的三维螺旋结构，输入各种除法算子完成除法运算，最后输入检测输出粒子，则完成稳定完整的DNA分子螺旋除法器，该DNA分子螺旋除法器可以实现不同除数同时随机生成，并且可以并行进行除法运算。

摘要： 一种浮点除法器，除了根据第一部分余数、除数以及第一商值产生第二部分余数，还根据该第二部分余数、该除数以及多个第二商值待测值产生多个第三部分余数候选。第一商值表格经查询，除了供应对应该第二部分余数以及该除数的第二商值，还供应对应所述第三部分余数候选以及该除数的多个第三商值候选。第一多工器自所述第三商值候选中选择对应该第二商值者作为第三商值。该第三商值用作下一轮运算的结合商值的部分位、或是用作当轮的结合商值的部分位但还用于预测下一轮运算所需内容。

摘要： 一种双精度浮点数除法器的设计方法及除法器。方法有：第一阶段，采用最小最大二次多项式逼近算法计算倒数函数1/X的种子值Rf，基中，X为除数的53位尾数部分；第二阶段，基于硬件复用方法的两次Goldschmidt迭代，得到最终精确的结果。除法器，包括有用于计算倒数函数1/X的种子值Rf的第一部分和与所述的第一部分的输出相连的用于计算最终精确结果的第二部分。本发明是一种高性能、地面积开销的除法器，通过硬件复用方法，在性能减低很小的情况下可或者很大的面积优势，尤其适用于对面积要求严格的嵌入式微处理器领域。

摘要： 一种除法器逻辑电路，用于求得被除数M与除数N的商S，其包括一输入商S的估计值

摘要： 本发明公开了一种基于除法器的任务处理方法、装置、设备及存储介质；在本方案中，除法器确定执行当前任务的目标时钟周期数后，便会确定在目标时钟周期数下的每周期商的目标位数、有效被除数的有效被除位数及商取值映射关系，在每个时钟周期，即会利用商取值映射关系确定有效被除数的商及余数，并对余数进行补零及取数后继续下一个时钟周期的处理，在最后一个周期，如果余数进行取数后可通过商取值映射关系得到结果，则任务处理完成，否则，需要对目标位数、有效被除位数及商取值映射关系更新后，再继续完成处理。可见，本方案可调整除法器的时钟周期，从而提高了除法器处理任务的速度，使得除法器在处理任务时，具有速度可控的优势。

摘要： 本发明提供一种基于阵列除法器和对数除法器的近似混合除法器电路，电路中改进的阵列除法器模块用来确保精确度的要求，对数除法器模块用来实现硬件性能上的提升。该电路采用截断的方式，提出了近似深度的概念，将操作数配置成不同长度的位宽分配给阵列除法器和对数除法器，从而可以配置成不同的精度和硬件资源的需求。用户可根据需求选择最合适的截断方式(即合适的近似深度)，在满足需求的同时，尽可能的减少其他不必要的消耗。该电路同之前已提出的近似阵列除法器相比，使用了更少的硬件资源，大大降低了单位成本，而精确度损失在10‑3～10‑4范围内。同对数除法器相比，精确度上有很大的提升。

摘要： 本发明公开了一种DNA分子螺旋除法器的构建方法及DNA分子螺旋除法器，所述方法包括：利用DNA分子的Sub‑Tile结构，合成具有特异性黏性末端的6‑arm tile，包括除数被除数数据粒子、除法算子以及检测输出粒子；除数被除数数据粒子自组装形成除数被除数的三维螺旋结构，并输入各种除法算子完成除法运算；当除法运算完成后，通过检测输出粒子检测余数，标记出计算结果是设定余数的除法器，形成DNA分子螺旋除法器。本发明通过除数被除数粒子的黏贴反应，形成大量除数被除数的三维螺旋结构，输入各种除法算子完成除法运算，最后输入检测输出粒子，则完成稳定完整的DNA分子螺旋除法器，该DNA分子螺旋除法器可以实现不同除数同时随机生成，并且可以并行进行除法运算。

摘要： 一种浮点除法器，除了根据第一部分余数、除数以及第一商值产生第二部分余数，还根据该第二部分余数、该除数以及多个第二商值待测值产生多个第三部分余数候选。第一商值表格经查询，除了供应对应该第二部分余数以及该除数的第二商值，还供应对应所述第三部分余数候选以及该除数的多个第三商值候选。第一多工器自所述第三商值候选中选择对应该第二商值者作为第三商值。该第三商值用作下一轮运算的结合商值的部分位、或是用作当轮的结合商值的部分位但还用于预测下一轮运算所需内容。

摘要： 一种双精度浮点数除法器的设计方法及除法器。方法有：第一阶段，采用最小最大二次多项式逼近算法计算倒数函数1/X的种子值Rf，基中，X为除数的53位尾数部分；第二阶段，基于硬件复用方法的两次Goldschmidt迭代，得到最终精确的结果。除法器，包括有用于计算倒数函数1/X的种子值Rf的第一部分和与所述的第一部分的输出相连的用于计算最终精确结果的第二部分。本发明是一种高性能、地面积开销的除法器，通过硬件复用方法，在性能减低很小的情况下可或者很大的面积优势，尤其适用于对面积要求严格的嵌入式微处理器领域。

摘要： 一种除法器逻辑电路，用于求得被除数M与除数N的商S，其包括一输入商S的估计值