基于FPGA的浮点除法器的研究与实现

摘要

文章针对现场可编程门阵列(FPGA)器件的某些芯片不支持浮点除法运算的情况,设计出一种输出为32位的单精度浮点数的除法器.文章利用已有的整数除法器的IP核(IP Core)进行改进,大大的降低了程序设计的复杂性,并且保证了可靠性.通过ModelSim仿真软件,证明我们设计的算法结果正确,完全满足要求.