基于FPGA的单双精度浮点运算器研究与实现

摘要

计算机可以处理数值、文字、图片及各种模拟信息，这些信息都是以数据形式表示的。数据有两种表示格式：定点数和浮点数，定点数只能表示整数和纯小数，在机器数定长的情况下其表示范围小，精度也不高；而同等情况下浮点数可以表示更大的数据，并且有更高的精度。随着计算机应用的日益宽广，浮点数据的运算也变得复杂,浮点运算单元在设计中是一个独立的模块，而且是处理器设计中重要的环节,为了使浮点运算器处理数据变得灵活，以及减少硬件资源的消耗，本文在研究了各种浮点运算器的基础上设计了一款单双精度共享一套硬件资源的浮点运算器。
　　首先本文介绍了IEEE-754标准，分析了单精度与双精度浮点数储存格式，查阅了有关浮点运算器的文献与资料，阐述了浮点数加、减、乘和除的基本运算规则和算法，还分析与研究了浮点数的加法器、减法器、乘法器与除法器结构设计。然后使用硬件描述语言Verilog HDL在Quartus II软件上完成了浮点运算器代码的编写和综合仿真，并将所设计的浮点运算器下载到DE2-70开发板进行了测试验证，最终本文在FPGA上实现了可运行一路双精度或两路单精度并行的浮点运算器。
　　本文所设计的浮点运算器经DE2-70开发板测试结果表明可以有效地、正确的进行单双精度浮点数运算，在单双精度浮点数运算之间可以灵活切换，并且单双精度浮点运算共用一套硬件资源。

目录

声明

第一章 绪论

1.1 课题背景及意义

1.2 国内外浮点运算器研究现状

1.3 本文主要研究内容

1.4 本文内容安排

第二章 浮点数标准与开发环境简介

2.1 浮点数格式解析

2.2 IEEE-754浮点数特殊值

2.3 硬件开发环境

2.4 软件开发环境

2.5 硬件描述语言

2.6 系统开发流程

第三章 浮点运算器算法研究

3.1 浮点加减法算法

3.2 浮点数乘法算法

3.3 浮点数除法算法

第四章 浮点运算器结构设计

4.1 单双精度浮点运算器设计与实现

4.2 单双精度加减法器设计与实现

4.3 单双精度乘法器设计与实现

4.4 单双精度除法器设计与实现

第五章 浮点运算器的功能测试

5.1 浮点运算器的测试

5.2 浮点运算器验证

第六章 总结与展望

致谢

参考文献

攻读硕士学位期间发表的论文