多层电荷俘获区具有氘化层的非易失性电荷俘获存储器件

摘要

改进电荷俘获存储器件和由此制造的制品。在一个实施方案中，电荷俘获器件包括：具有源极区、漏极区以及电连接源极和漏极的沟道区的衬底。隧道介电层被置于衬底上方，且盖住沟道区，并且多层电荷俘获区被置于隧道介电层上。多层电荷俘获区包括置于隧道介电层上的第一氘化层、置于第一氘化层上的第一氮化物层、以及置于第一氮化物层之上的第二氮化物层。

说明书

相关申请的交叉引用

本申请是2007年9月26日提交的共同在审查的序列号为11/904,475 的美国申请的继续申请部分，11/904,475申请根据35U.S.C.119(e)主张 2007年5月25日提交的序列号为60/931,905的美国临时专利申请的优先 权，所述两个在先申请以引用的方式全部并入本申请。

技术领域

本发明属于半导体器件领域。

背景

在过去的几十年里，集成电路中特征尺寸的改进(scaling)已经成为 不断增长的半导体产业背后的驱动力。越来越小的特征尺寸能够使增加萎 缩于半导体芯片上的有限有效面积上的功能密度。例如，改进晶体管的尺 寸允许芯片上包含的存储器件的数量增加，从而导致所制造的产品容量增 加。然而，容量越来越大的驱动力不是没有问题的。优化每个器件性能的 必要性变得日益重要起来。

非易失性的半导体存储器通常使用叠层浮动栅型场效应晶体管。在这 样的晶体管中，通过偏置控制栅和接地在其上形成存储器单元的衬底的体 区域，电子被注入到要编程的存储器单元的浮动栅。氧化物-氮化物-氧化 物(ONO)叠层被用作在半导体-氧化物-氮化物-氧化物-半导体(SONOS) 晶体管中的电荷存储层，或者被用作分栅闪存半导体中的浮动栅和控制栅 之间的隔离层。图1示出了传统非易失性电荷俘获存储器器件的横截面视 图。

参照图1，半导体器件100包括：SONOS栅叠层(gate stack)104， 该SONOS栅叠层104包括在硅衬底102上形成的传统ONO部分106。半 导体器件100还包括：在SONOS栅叠层104两侧中任一侧的源极区和漏 极区110以定义沟道区112。SONOS栅叠层104包括：在ONO部分106 上方形成并与ONO部分106相接触的多晶硅栅极层108。多晶硅栅极层 108与硅衬底102通过ONO部分106电隔离。ONO部分106通常包括隧 道氧化物层106A、氮化物或氧氮化物电荷俘获层106B和覆盖在氮化物或 氧氮化物层106B上的顶部氧化物层106C。

传统的SONOS晶体管的一个问题是在氮化物层或氧氮化物层106B内 差的数据保持，这造成了因为穿过层的泄漏电流而限制了半导体器件100 的使用寿命和其在几个方面的应用。解决这个问题的一种尝试是着重于使 用富硅的SONOS层，该尝试能够实现半导体器件的使用寿命开始时的编 程电压和擦除电压之间大的初始间隔，但是却导致电荷存储能力快速衰 退。另一种尝试着重于富氧层，该尝试能够降低电荷存储能力的衰退率， 但是也减小了编程电压和擦除电压之间的初始间隔。这两种方法对数据保 持随时间变化的影响可通过图形展示。图2和图3是传统非易失性电荷俘 获存储器件的阈值电压(V)随保持时间(秒)变化的曲线图。

参考图2，富硅层的电荷存储能力的快速衰退由编程阈值电压(VTP) 202和擦除阈值电压(VTE)204会聚至规定的最小值206来表示。参考图 3，富氧层获得了VTP 302和VTE 304之间减小的间隔。如线条306所示， 这种方法并没有明显延长器件的整个有用的使用寿命。

附图说明

本发明的实施方案通过举例而不是限制的方式在附图的各个图中说 明，其中：

图1示出了传统非易失性电荷俘获存储器件的横截面视图。

图2是传统非易失性电荷俘获存储器件的阈值电压(V)随保持时间 (秒)变化的曲线图。

图3是传统非易失性电荷俘获存储器件的阈值电压(V)随保持时间 (秒)变化的曲线图。

图4示出了根据本发明的实施方案的非易失性电荷俘获存储器件的横 截面视图。

图5示出了根据本发明的实施方案的非易失性电荷俘获存储器件的横 截面视图。

图6A示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6B示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6C示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6D示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6E示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6F示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6G示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6H示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图6I示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图7A示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图7B示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图7C示出了表示形成根据本发明的实施方案的非易失性电荷俘获存 储器件的一个步骤的横截面视图。

图8A示出了包括ONNO叠层的非易失性电荷俘获存储器件的横截面 视图。

图8B示出了包括ONONO叠层的非易失性电荷俘获存储器件的横截 面视图。

图9示描绘了表示制造包括分离多层电荷俘获区的非易失性电荷俘获 存储器件的方法的一系列操作的流程图。

图10A示出了包括分离电荷俘获区域的非平面多栅极器件。

图10B示出了图10A中的非平面多栅极器件的横截面视图。

图11A和图11B示出了包括分离电荷俘获区域和水平纳米线沟道的非 平面多栅极器件。

图11C示出了图11A中的非平面多栅极器件的垂直串的横截面视图。

图12A和图12B示出了包括分离电荷俘获区域和垂直纳米线沟道的非 平面多栅极器件。

具体描述

在此将对非易失性电荷俘获存储器件和形成该器件的方法进行描述。 在下面的描述中，将阐述大量的具体细节，如具体尺寸，以便提供对本发 明的全面理解。对本领域的技术人员明显的是，本发明可以在没有这些具 体细节下被实践。在其他情形中，熟知的处理步骤，如图案化步骤或湿法 化学清洗步骤，不进行细节描述以避免对本发明产生不必要的晦解。此外， 应该理解的是，图中所示的不同实施方案是说明性的表示并不一定按比例 绘制。

在此公开的是非易失性的电荷俘获存储器件。该器件可包括具有沟道 区和一对源极区和漏极区的衬底。栅叠层可以形成在衬底上面，在沟道区 上方并且在一对源极区和漏极区之间。在一个实施方案中，栅叠层包括具 有第一氘化层的多层电荷俘获区。多层电荷俘获区还可以包括无氘电荷俘 获层。可选择地，多层电荷俘获区可包括具有氘浓度低于第一氘化层的氘 浓度的部分氘化电荷俘获区域。

包括具有氘化层的多层电荷俘获区的非易失性电荷俘获存储器件可 以呈现改进的编程和擦除速度和数据保持。根据本发明的实施方案，氘化 层形成在多层电荷俘获区的电荷俘获层和隧道介电层之间。在一个实施方 案中，氘化层基本上是无陷阱的，并且消除擦除和编程循环期间的热电子 衰退。通过在隧道介电层和多层电荷俘获区的电荷俘获层之间并入无陷阱 层，擦除和编程循环中的Vt偏移可以被减小且保持可以被增强。根据本发 明的另一个实施方案，第二氘化层也被形成在多层电荷俘获区的电荷俘获 层和栅叠层的顶部介电层之间。

非易失性电荷俘获存储器件可包括具有氘化层的多层电荷俘获区。图 4示出根据本发明的实施方案的非易失性电荷俘获存储器件的横截面视 图。

参考图4，半导体器件400包括在衬底402上方形成的栅叠层404。 半导体器件400还包括栅叠层404的任一侧上的在衬底402里的源极区和 漏极区410，它们定义了在栅叠层404下面的衬底402里的沟道区412。 栅叠层404包括隧道介电层404A、多层电荷俘获区404B、顶部介电层404C 和栅极层404D。因此，栅极层404D与衬底402是电隔离的。多层电荷俘 获区404B包括多层电荷俘获区404B的电荷俘获层408和隧道介电层404A 之间的氘化层406。一对介电间隔物414隔离栅叠层404的侧壁。

半导体器件400可以是任何非易失性电荷俘获存储器件。在一个实施 方案中，半导体器件400是闪存类型的器件，其中电荷俘获层是导体层或 半导体层。根据本发明的另一实施方案，半导体器件400是SONOS类型 的器件，其中电荷俘获层是绝缘层。通常，SONOS代表“半导体-氧化物- 氮化物-氧化物-半导体”，其中第一个半导体是指沟道区的材料，第一个氧 化物是指隧道介电层，“氮化物”是指电荷俘获介电层，第二个“氧化物” 是指顶部介电层(也称为阻挡介电层(blocking dielectric layer))，并且第 二个“半导体”是指栅极层。然而，SONOS类型的器件不受限于这些具 体的材料，正如下面描述的。

因此，衬底402和沟道区412可以由适合于半导体器件制造的任何材 料构成。在一个实施方案中，衬底402是由单晶体材料所构成的体衬底 (bulk substrate)，该单晶体材料可以包括但不限于硅、锗、硅锗或III-V 族化合半导体材料。另一实施方案中，衬底402包括具有顶部外延层的体 层。在特定的实施方案中，体层由单晶体材料构成，该单晶体材料可以包 括但不限于硅、锗、硅锗、III-V族化合物半导体材料和石英，而顶部外延 层是由单晶体层构成，该单晶体层可包括，但不限于：硅、锗、硅锗和III-V 族化合物半导体材料。另一实施方案中，衬底402包括在较低的体层上的 中间隔离物层上的顶部外延层。该顶部外延层是由单晶体层构成，该单晶 体层可包括但不限于硅(即，形成绝缘物上的硅(SOI)的半导体衬底)、 锗、硅锗和III-V组化合物半导体材料。绝缘层是由可以包括但不限于二 氧化硅、氮化硅、氧氮化硅的材料构成。较低的体层是由单晶体材料构成， 该单晶体材料可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料 和石英。因此，衬底402和沟道区412可以包括掺杂剂杂质原子。在特定 实施方案中，沟道区412是P型掺杂，而在可选择的实施方案中，沟道区 412是N型掺杂。

在衬底402中的源极区和漏极区410可以是与沟道区412具有相反导 电性的任何区域，例如，根据本发明的实施方案中，源极区和漏极区410 是N型掺杂区，而沟道区412是P型掺杂区。因此，在一个实施方案中， 衬底402和沟道区412是由具有硼浓度范围为1×10¹⁵-1×10¹⁹个原子/cm³的 硼掺杂单晶硅构成。源极区和漏极区410是由具有N型掺杂剂浓度范围为 5×10¹⁶-5×10¹⁹个原子/cm³的磷或砷所掺杂的区域构成。在特定实施方案中， 源极区和漏极区410在衬底402的深度范围是80-200纳米。根据本发明的 可选择的实施方案，源极区和漏极区410是P型掺杂区域，而沟道区412 是N型掺杂区域。

隧道介电层404A可以是适合于在所应用的栅极偏压下允许电荷载流 子隧穿到电荷俘获层，同时在器件未受到偏压时保持合适的泄漏势垒的任 何材料且具有任何适合的厚度。在一个实施方案中，隧道介电层404A是 由热氧化工艺形成，并且由二氧化硅或氧氮化硅或其组合构成。在另一个 实施方案中，隧道介电层404A是由化学气相沉积或原子层沉积形成，并 且是由可以包括但不限于氮化硅、氧化铪、氧化锆、硅酸铪、氧氮化铪、 锆铪氧化物、以及氧化镧的介电层构成。特定的实施方案中，隧道介电层 404A的厚度范围为1-10纳米。在特别的实施方案中，隧道介电层404A 的厚度约为2纳米。

多层电荷俘获区404B可以由适合于存储电荷且因此升高栅叠层404 的阈值电压的任何材料构成且具有任何适合的厚度。在一个实施方案中， 多层电荷俘获区404B由化学气相沉积工艺形成，并由介电材料构成，该 介电材料包括，但不限于化学计量的氮化硅、富硅氮化硅以及氧氮化硅构 成。根据本发明的实施方案，多层电荷俘获区404B包括在隧道介电层404A 和电荷俘获层408之间的氘化层406，如图4所示。氘化层406和电荷俘 获层408可以分别由具有相同材料的氘化衍生物和非氘化衍生物构成。例 如，根据本发明的实施方案，氘化层406是氧氮化硅的氘化衍生物，而电 荷俘获层408由氧氮化硅的氢化衍生物形成。在一个实施方案中，多层电 荷俘获区404B的总厚度的范围是5-10纳米。在特定的实施方案中，氘化 层406的厚度：电荷俘获层408的厚度的对应比约为1:1。

多层电荷俘获区404B可以在氘化层406和电荷俘获层408之间有一 个陡峭界面。即，根据本发明的实施方案，电荷俘获层408是无氘的。可 选择地，从氘化层406中的氘的高浓度变化延伸至电荷俘获层408中的氘 的低浓度的氘原子浓度梯度可以被形成。因此，根据本发明的可选择的实 施方案，电荷俘获层408是部分氘化层，但是具有低于氘化层406的氘浓 度。

顶部介电层404C可以是适合于在没有显著减小栅叠层404的电容的 情况下保持电荷泄漏势垒的任何材料且具有任何适合的厚度。在一个实施 方案中，顶部介电层404C是由化学气相沉积工艺形成，并且由二氧化硅、 氧氮化硅、氮化硅或其组合构成。在另一实施方案中，顶部介电层404C 是由原子层沉积形成，并且由可以包括但不限于氧化铪、氧化锆、硅酸铪、 氧氮化铪、锆铪氧化物和氧化镧的高k介电层构成。在特定的实施方案中， 顶部介电层404C的厚度范围为1-20纳米。

栅极层404D可以由适合于调节SONOS型晶体管操作期间的偏压的 任何导体或半导体材料构成。根据本发明的实施方案，栅极层404D由化 学气相沉积工艺构成，并且由掺杂多晶硅构成。在另一个实施方案中，栅 极层404D由物理气相沉积构成，并且由可以包括但不限于金属氮化物、 金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴和镍的 含金属材料构成。

非易失性电荷俘获存储器件可以包括具有多于一个氘化层的多层电 荷俘获区。图5示出了根据本发明的非易失性电荷俘获存储器件的横截面 视图。

参考图5，半导体器件500包括在衬底502上形成的栅叠层504。半 导体器件500还包括衬底502中在栅叠层504的任一侧上的源极区和漏极 区510，它们定义了在衬底502中在栅叠层504下面的沟道区512。栅叠 层504包括：隧道介电层504A、多层电荷俘获区504B、顶部介电层504C 和栅极层504D。因此，栅极层504D与衬底502是电隔离的。多层电荷俘 获区504B包括把多层电荷俘获区504B的电荷俘获层508夹在中间的第一 氘化层506和第二氘化层516。一对介电间隔物514隔离栅叠层504的侧 壁。

半导体器件500可以是关于图4中描述的半导体器件400的任何半导 体器件。衬底502、源极区和漏极区510和沟道区512可以分别由结合图 4中的衬底402、源极区和漏极区410和沟道区412所描述的任何材料和 掺杂剂杂质的原子构成。隧道介电层504A、顶部介电层504C和栅极层 504D可分别由结合图4中的隧道介电层404A、顶部介电层404C和栅极 层404D所描述的任何材料构成。

然而，与半导体器件400相比，半导体器件500包括如图5中描绘的 具有在电荷俘获层508上方的第二氘化层516的多层电荷俘获区504B。第 一氘化层506和电荷俘获层508可分别由结合图4中的氘化层406和电荷 俘获层408所描述的任何材料构成。此外，第二氘化层516也可以由结合 图4中的氘化层406所描述的任何材料构成。然而，根据本发明的实施方 案，多层电荷俘获区504B的总厚度的范围是5-10纳米，即，多层电荷俘 获区504B与图4中的多层电荷俘获区404B有相同的厚度范围。因此，氘 化层和电荷俘获层的相对的厚度比可以不同于半导体器件400的氘化层和 电荷俘获层的厚度比。例如，在一个实施方案中，第一氘化层506的厚度： 电荷俘获层508的厚度：第二氘化层516的厚度的对应厚度比约为1:2:1。

同图4中的多层电荷俘获区404B一样，多层电荷俘获区504B可以在 第一氘化层506和电荷俘获层508之间有一个陡峭界面。同样地，第二陡 峭界面可以存在于第二氘化层516和电荷俘获层508之间。即，根据本发 明的实施方案中，电荷俘获层508是无氘的。可选择地，从第一氘化层506 和第二氘化层516中的氘的高浓度变化延伸至电荷俘获层508的氘的低浓 度的氘原子浓度梯度可以被形成。因此，根据本发明的可选择的实施方案， 电荷俘获层508是部分氘化层，但是所具有的氘浓度低于氘化层506和516 中的氘浓度。

非易失性电荷俘获存储器件可以被制造为包括含有氘化层的多层电 荷俘获区。图6A-I示出了表示形成根据本发明的实施方案的非易失性电荷 俘获存储器件的步骤的横截面视图。

参考图6A，衬底602被提供。衬底602可以分别由结合图4和图5 中的衬底402和502所描述的任何材料构成且具有所描述的任何特性。

参考图6B，隧道介电层620形成在衬底602的表面之上。隧道介电层 620可以分别由结合图4和图5中的隧道介电层404A和504A所描述的任 何材料、任何工艺和任何厚度构成。

参考图6C，多层电荷俘获区622形成在隧道层620的顶面上。根据本 发明的实施方案，多层电荷俘获区622包括在隧道介电层620和电荷俘获 层626之间的氘化层624，如图6C所描绘。氘化层624和电荷俘获层626 可以分别由结合图4中的氘化层406和电荷俘获层408所描述的任何材料 构成且具有任何厚度。因此，多层电荷俘获区622、氘化层624和电荷俘 获层626可以由适合于在隧道介电层620之上提供基本上均匀覆盖的任何 工艺构成。根据本发明的实施方案，多层电荷俘获区622由化学气相沉积 工艺形成。在一个实施方案中，首先使用氘化形成气体形成氘化层624， 其后使用非氘化形成气体接着形成电荷俘获层626。在特定实施方案中， 多层电荷俘获区622基本上是由氧氮化硅构成，其中，氘化层624是使用 诸如但不限于氘代硅烷(SiD₄)、氘代二氯硅烷(SiD₂Cl₂)、一氧化二氮 (N₂O)、重氨(ND₃)和氧气(O₂)的形成气体首先形成的。电荷俘获层 626随后使用诸如但不限于非氘化双(叔丁基氨基(tert-butylamino))硅烷 (非氘化BTBAS)、硅烷的形成气体形成，氘化层624和电荷俘获层626 在同一工艺步骤中形成，即，它们被形成在同一工艺室内，且从氘化形成 气体无缝转换到非氘化形成气体。

陡峭的氘化的和非氘化的接合可以存在于氘化层624和电荷俘获层 626的界面。因此，根据本发明的实施方案，电荷俘获层626保持无氘。 可选择地，在电荷俘获层626的沉积期间或在随后的高温工艺步骤期间， 氘化层624中存在的一些氘可以转移到电荷俘获层626。即，从氘化层624 中的氘的高浓度变化延伸至电荷俘获层626中的氘的低浓度的氘原子浓度 梯度可能被形成。因此，根据本发明的可选择的实施方案，电荷俘获层626 成为部分氘化层，但是所具有的氘浓度低于氘化层624中的氘浓度。在特 定的实施方案中，氘化形成气体被用于形成具有氘浓度低于氘化层624的 氘浓度的部分氘化电荷俘获层626。

参考图6D，顶部介电层628形成在多层电荷俘获区622的顶面上。顶 部介电层628可以分别由结合图4和图5中的顶部介电层404C和504C所 描述的任何材料、任何工艺和任何厚度构成。根据本发明的可选择的实施 方案，顶部介电层628通过使用氘化形成气体形成。在这样的实施方案中， 氘化顶部介电层628在随后的退火工艺期间充当形成多层电荷俘获区622 中的无陷阱层的氘的来源。在特定的实施方案中，氘化的顶部介电层628 是使用诸如但不限于SiD₄、SiD₂Cl₂和N₂O的形成气体形成的。

参考图6E，栅极层630形成在顶部介电层628的顶面上。栅极层630 可以分别由结合图4和图5中的栅极层404D和504D所描述的任何材料和 任何工艺构成。因此，栅叠层632可以在衬底602之上形成。

参考图6F，栅叠层632是被图案化的以形成衬底602上面的图案化的 栅叠层604。图案化的栅叠层604包括图案化的隧道介电层604A、图案化 的多层电荷俘获区604B、图案化的顶部介电层604C和图案化的栅极层 604D。图案化的多层电荷俘获区604B包括图案化的氘化层606和图案化 的电荷俘获层608。栅叠层632可以通过适合于为衬底602提供具有高选 择性的栅叠层604的基本上垂直的侧壁的任何工艺被图案化以形成图案化 的栅叠层604。根据本发明的一个实施方案，栅叠层632是被图案化的以 通过光刻和蚀刻工艺形成图案化的栅叠层604。在特定的实施方案中，蚀 刻工艺是利用诸如但是不限于四氟化碳(CF₄)、O₂、溴化氢(HBr)和氯气(Cl₂) 的气体的各向异性的蚀刻工艺。

参考图6G，将掺杂剂杂质原子640注入衬底604的暴露部分以形成源 极和漏极顶端延伸区域650可能是期望的。如下所述，源极和漏极顶端延 伸区域650将最终成为随后所形成的源极区和漏极区的一部分。因此，通 过形成如图案化的栅叠层604的位置所定义的源极和漏极顶端延伸区域 650，沟道区612可以被定义，如图6G所描绘。在一个实施方案中，用来 形成源极和漏极顶端延伸区域650的导电类型和掺杂剂杂质原子的浓度与 形成源极区和漏极区的导电类型和掺杂剂杂质原子的浓度是基本上相同 的，将在下面描述。

参考图6H，在图案化的栅叠层604的侧壁上形成一对介电间隔物614 可能是期望的。最后，参考图6I，通过将掺杂剂杂质原子660注入到衬底 604暴露部分形成源极区和漏极区610。源极区和漏极区610可以分别具 有结合图4和图5中的源极区和漏极区410和510所描述的任何特性。根 据本发明的一个实施方案，源极区和漏极区610的轮廓是由介电间隔物 614、图案化的栅叠层604和源极和漏极顶端延伸区域650来定义，如图 6I所描述。

非易失性电荷俘获存储器件可以被制造为包括具有多于一个氘化层 的多层电荷俘获区。图7A-C示出了表示根据本发明实施方案的非易失性 电荷俘获存储器件的形成步骤的横截面视图。

参考图7A，提供了在衬底702的顶面上形成的隧道介电层720。衬底 702可以分别由结合图4和图5中的衬底402和502所描述的任何材料和 任何特性构成。隧道介电层720可以分别由结合图4和图5中的隧道介电 层404A和504A所描述的任何材料、任何工艺、任何厚度构成。

参考图7B，多层电荷俘获区722是在隧道介电层720的顶面上形成的。 根据本发明的一个实施方案，多层电荷俘获区722包括在隧道介电层720 和电荷俘获层726之间的第一氘化层724。此外，多层电荷俘获区722包 括在电荷俘获层726顶面上的第二氘化层727，如图7B中所描绘。第一氘 化层724、电荷俘获层726和第二氘化层727可以分别由结合图5中的第 一氘化层506、电荷俘获层508和第二氘化层516所述的任何材料构成且 具有任何厚度。多层电荷俘获区722，以及由此导致的第一氘化层724、 第二氘化层727和电荷俘获层726可以由适合于在隧道介电层720上提供 基本上均匀覆盖的任何工艺形成。根据本发明的实施方案，多层电荷俘获 区722是由化学气相沉积工艺形成的。在一个实施方案中，使用氘化形成 气体首先形成第一氘化层724，使用非氘化形成气体接着形成电子俘获层 726，并且，最后使用氘化形成气体形成第二氘化层727。在特定的实施方 案中，多层电荷俘获区722基本由氧氮化硅构成，其中第一氘化层724是 使用诸如但不限于SiD₄、SiD₂Cl₂、N₂O、ND₃和O₂的氘化形成气体先形 成的。电荷俘获层626是使用诸如但不限于非氘化BTBAS、SiH₄、SiH₂Cl₂、 N₂O、NH₃和O₂的形成气体随后形成的。最后，第二氘化层727是使用 诸如但不限于SiD₄、SiD₂Cl₂、N₂O、ND₃和O₂的形成气体形成的。在特 别的实施方案中，第一氘化层724、电荷俘获层726和第二氘化层727是 由相同的工艺步骤构成，即，在相同的工艺室内且从氘化形成气体无缝转 换到非氘化形成气体和返回氘化形成气体。

陡峭的氘化和非氘化的接合可以存在于第一氘化层724、第二氘化层 727和电荷俘获层726的界面处。因此，根据本发明的实施方案，电荷俘 获层726保持无氘。可选择地，在电荷俘获层726和第二氘化层727沉积 期间或在随后的高温工艺步骤期间，第一氘化层724和第二氘化层727中 存在的一些氘可以移动到电荷俘获层726。即，从第一氘化层724和第二 氘化层727的氘的高浓度变化延伸至电荷俘获层726的氘的低浓度的氘原 子浓度梯度可能被形成。因此，根据本发明的替代实施方案，电荷俘获层 726成为部分氘化层，但是所具有的氘浓度低于第一氘化层724和第二氘 化层中的氘浓度。在特定的实施方案中，氘化形成气体被利用来形成具有 氘浓度低于氘化层724的氘浓度的部分氘化电荷俘获层726。

参考图7C，类似于结合图6D-6I中所描述的那些工艺步骤的工艺步骤 被执行以形成含有多于一个氘化层的非易失性电荷俘获存储器件。因此， 图案化的栅叠层704是在衬底702上方形成的。源极区和漏极区710是在 图案化的栅叠层704的任一侧上形成，它们定义了沟道区712。图案化的 栅叠层704包括图案化的隧道介电层704A、图案化的多层电荷俘获区 704B、图案化的顶部介电层704C和图案化的栅极层704D。图案化的多层 电荷俘获区域704B包括将图案化的电荷俘获层708夹在中间的图案化的 第一氘化层706和图案化的第二氘化层716。

实施和可选方案

在一方面，本公开内容涉及包括一个或多个氘化层和具有两个或多于 两个含氮化物层的分离多层电荷俘获区的电荷俘获存储器件。图8A是说 明一个这样的实施方案的横截面侧视图的框图。

参考图8A，存储器器件800包括具有在硅衬底808的表面806上或衬 底上所形成的硅层表面上所形成的分离多层电荷俘获区804的栅叠层802。 通常，器件800还包括一个或多个扩散区域810，如对准栅叠层802并且 由沟道区812分隔的源极区和漏极区或源极结构和漏极结构。

除了多层电荷俘获区804之外，栅叠层802还包括将栅叠层和沟道区 812分隔或电隔离的薄的、隧道介电层814、顶部或阻挡介电层816和栅 极层818。

多层电荷俘获区804一般包括具有硅、氧和氮的不同组成的至少两层。 在一个实施方案中，多层电荷俘获区包括含有基本上无陷阱、富硅、富氧 的氮化物的第一氮化物层820和含有陷阱密集、富硅、富氮且贫氧的氮化 物的第二氮化物层822。已经发现富硅、富氧的第一氮化物层820减少了 编程后和擦除后的电荷损失率，这表现在保持模式下的小电压偏移。富硅、 富氮和贫氧的第二氮化物层816在不影响使用硅-氧化物-氧氮化物-氧化物 -硅结构的实施方案制成的存储器件的电荷损失率的条件下，提高了速度并 增加了编程电压和擦除电压之间的初始差，从而延长了器件的操作寿命。

除了第一氮化物层820和第二氮化物层822之外，多层电荷俘获区804 还包括一个或多个氘化层。在所示的实施方案中，多层电荷俘获区804包 括分隔第一氮化物层820和隧道介电层814的第一氘化层824，和分隔第 二氮化物层822和阻挡介电层818的第二氘化层826。第一氘化层824和 第二氘化层826可以由用来形成第一氮化物层820和第二氮化物层822的 相同的材料的氘化衍生物构成。例如，在一个实施方案中，其中第一氮化 物层820和第二氮化物层822包括氮化硅和/或氧氮化硅，第一氘化层824 和第二氘化层826可以由氧氮化硅的氘化衍生物构成。

在一个实施方案中，多层电荷俘获区804的总厚度的范围是5-10纳米， 单个氘化层的厚度和单个氮化物层的厚度是近似相等的。

多层电荷俘获区804在第一氘化层824和第一氮化物820之间可以有 陡峭界面。即，根据一个实施方案，第一氮化物层820。可选择地，从第 一氘化层824的氘的高浓度变化延伸至第一氮化物层820的氘的低浓度的 氘原子浓度梯度可以被形成。因此，根据可选择的实施方案，第一氮化物 层820是部分氘化层，但是所具有地氘浓度低于第一氘化层824中的氘浓 度。

衬底808，以及由此导致的沟道区812可以由适合于半导体器件制造 的任何材料构成。在一个实施方案中，衬底802是由可以包括，但不限于： 硅、锗、硅锗或III-V族化合物半导体材料的材料构成的体衬底。在另一 实施方案中，衬底808包括具有顶部外延层的体层，其中该外延层是由可 以包括，但不限于硅、锗、硅锗、III-V族化合物半导体材料和石英材料构 成的，在其上或其中可制造存储器件800。衬底808，以及由此导致的沟 道区812可以包括掺杂剂杂质原子。在特定的实施方案中，沟道区812包 括多晶硅(polycrystallince silicon)或多晶硅(polysilicon)，并且沟道区 812是P型掺杂，或者，在一个可选择的实施方案中，沟道区是N型掺杂。 在另一特定实施方案中，沟道区812包括重结晶多晶硅，并且沟道区812 是P型掺杂或者N型掺杂。

衬底808中的源极区和漏极区810可以是具有与沟道区812相反导电 性的任何区域。例如，在一个实施方案中，源极区和漏极区810是N型掺 杂区域而沟道区812是P型掺杂区域。在这个实施方案的一个版本中，衬 底808，以及由此导致的沟道区812是由含有硼浓度范围为1×10¹⁵-1×10¹⁹个原子/cm³的硼掺杂硅构成。源极区和漏极区810是由具有N型掺杂剂浓 度范围为5×10¹⁶-5×10¹⁹个原子/cm³的磷或砷掺杂区域构成。在特定的实施 方案中，源极区和漏极区810在衬底808具有范围是80-200纳米的深度。 在可选择的实施方案中，源极区和漏极区810是P型掺杂区域而沟道区812 是N型掺杂区域。

隧道介电层814可以是适合于在所应用的栅极偏压下允许电荷载流子 隧穿到多层电荷俘获区804，同时在器件800未受到偏压时保持合适的泄 漏势垒的任何材料且具有任何合适的厚度。在一个实施方案中，隧道介电 层814是由热氧化作用工艺形成，并且由二氧化硅或氧氮化硅、或其组合 构成。在另一个实施方案中，隧道介电层814是由化学气相沉积或原子层 沉积形成，并且由包括但不限于：氮化硅、氧化铪、氧化锆、硅酸铪、氧 氮化铪、锆铪氧化物和氧化镧的介电层构成。在特定的实施方案中，隧道 介电层814的厚度范围是1-10纳米。在特别的实施方案中，隧道介电层 814的厚度大约为2纳米。

阻挡介电层816可以是适合于在没有显著减小栅叠层802的电容的情 况下保持电荷泄漏势垒的任何材料且具有任何适合的厚度。在一个实施方 案中，阻挡介电层816是由化学气相沉积工艺形成并且由二氧化硅、氧氮 化硅、氮化硅或其组合构成。在另一个实施方案中，阻挡介电层816是由 原子层沉积形成并且由可以包括，但不限制于：氧化铪、氧化锆、硅酸铪、 氧氮化铪、锆铪氧化物和氧化镧的高k介电层构成。在特定的实施方案中， 阻挡介电层816的厚度的范围是1-20纳米。

栅极层818可以由适合于调节SONOS型晶体管操作期间的偏压的任 何导体和半导体材料构成，其中包括掺杂多晶硅和含金属材料。在特定的 实施方案中，栅极层818的厚度范围是1-20纳米。

在另一个如图8B所示的实施方案中，多层电荷俘获区804还包括带 有分隔第一氮化物层820和第二氮化物层822的中间氧化物层或抗隧穿层 828。在存储器件800擦除期间，空穴向阻挡介电层816移动，但是多数 所俘获的空穴电荷却在第二氮化物层822中形成。在编程之后，电子电荷 在第二氮化物层822的边界处积累，并且因此，第一氮化物层820的较低 边界处的电荷积累量较少。此外，由于抗隧穿层828，由第二层822所俘 获的电子电荷隧穿的概率显著降低。相比传统的存储器件，存储器件800 导致较低的泄漏电流。

尽管如上面所示出的、所描述的有两个氮化物层，即，第一和第二层， 但是本发明是没有这样的限制的，并且多层电荷俘获区可以包括数目为n 的氮化物层，其中的任一氮化物层或所有氮化物层都可能由不同化学计量 的氧、氮、和/或硅组成。特别地，含有多达五层，并且可能多于五层的多 层电荷存储结构，其中每个氮化物层各自有不同的化学计量组成是被预期 的。这些层中的至少一些层与其他层将由一个或多个相对薄的氧化物层分 隔。然而，本领域的技术人员应该了解的是，一般期望的是，利用尽可能 少的层来达到期望的结果、以减少生产器件必需的工艺步骤，并且由此， 提出一种更简单和更可靠的制造工艺。此外，利用尽可能少的层还导致更 高的产率，因为较少层的化学计量组成和尺寸的控制更简单。

参考图9的流程图，现在将对形成或制造根据一个实施方案的包括分 离多层电荷俘获区的存储器件的方法进行描述。

参考图9，方法开始于在衬底表面上的含硅层上方形成隧道介电层 (900)。如上所述，在一个实施方案中，隧道介电层包括二氧化硅(SiO₂)， 并且是由等离子体氧化工艺、原位蒸汽生成(ISSG)、或自由基氧化工艺 形成或沉积，其中在自由基氧化工艺中，氢气(H₂)和氧气(O₂)被引入 到工艺室中以在衬底的表面形成自由基来消耗衬底的一部分，在没有热解 H₂和O₂的点燃事件的情况下，形成隧道介电层。

然后，在隧道介电层的表面上形成第一氘化层(902)。第一氘化层可 以在使用包括诸如硅烷(SiH₄)、氯硅烷(SiH₃Cl)、二氯硅烷或DCS (SiH₂Cl₂)、四氯化硅(SiCl₄)或双叔丁基氨基硅烷(BTBAS)的硅源； 诸如氧气(O₂)或N₂O的氧源；以及如氘代氨(ND₃)的含氘氮源的处理 气体的低压CVD工艺中形成或沉积。

接着，多层电荷俘获区的第一氮化物层或含氮化物层形成在第一氘化 层的表面上(904)。在一个实施方案中，第一氮化物层在使用诸如硅烷 (SiH₄)、氯硅烷(SiH₃Cl)、二氯硅烷或DCS(SiH₂Cl₂)、四氯化硅(SiCl₄) 或双叔丁基氨基硅烷(BTBAS)的硅源；诸如氮气(N₂)、氨气(NH₃)、 三氧化氮(NO₃)或氧化亚氮(N₂O)的氮源；以及诸如氧气(O₂)或N₂O 的含氧气体的低压CVD工艺中被形成或沉积。例如，第一氮化物层可以 通过在沉积室内放置衬底并引入包括N₂O、NH₃和DSC的处理气体被沉积 在第一氘化层上，同时保持室处于大约5毫托(mT)到大约500毫托的压力， 并且保持衬底处于大于700摄氏度到大约850摄氏度的温度，并且在某些 实施方案中，从大约2.5分钟到20分钟的时间段内，衬底所处的温度是至 少约760摄氏度。特别地，处理气体可以包括以约8:1到约1:8的比混合 的N₂O和NH₃的第一气体混合物和以约1:7到约7:1的比混合的DCS和 NH₃的第二气体混合物，并且可以以每分钟大约5-200标准立方厘米(sccm) 的流速被引入。已经发现在这些条件下产生或沉积的氮氧化物层能得到富 硅、富氧的第一氮化物层。

然后，抗隧穿层在第一氮化物层的表面上形成或沉积(906)。如同隧 穿氧化物层一样，抗隧穿层可以通过包括等离子体氧化工艺、原位蒸汽生 成(ISSG)或自由基氧化工艺的任何方法形成或沉积。在一个实施方案中， 自由基氧化工艺涉及将氢气(H₂)和氧气(O₂)流入批处理室或熔炉以通 过氧化消耗第一氮化物层的一部分来实现抗隧穿层的增长。

然后，多层电荷俘获区域的第二氮化物层在抗隧穿层的表面上形成 (908)。第二氮化物层可以通过在使用包括N₂O、NH₃和DCS的处理气体 的CVD工艺中，在从大约5毫托-大约500毫托的室压力下，在从大约700 摄氏度到大约850摄氏度的衬底温度下，并且在某些实施方案中至少约760 摄氏度，持续从大约2.5分钟到大约20分钟的时间段，被沉积在抗隧穿层 上方。特别地，处理气体可以包括以从大约8:1到大约1:8的比混合的N₂O 和NH₃的第一气体混合物和以从大约1:7到大约7:1的比混合的DCS和 NH₃的第二气体混合物，并且可以以大约5到大约20sccm的流速被引入。 已发现在这些条件下产生或沉积的氮氧化物层能得到富硅、富氮且贫氧的 第二氮化物层。

在一些实施方案中，第二氮化物层可以在使用包括以从大约7:1到1:7 的比混合的BTBAS和氨气(NH₃)以还包括为增加其中的陷阱数量所选择 的碳浓度的处理气体的CVD工艺中被沉积在抗隧穿层上方。第二氧氮化 物层中的碳的选定浓度可以包括从大约5％到大约15％的碳浓度。

可选地，其中多层电荷俘获区包括制造存储器件的第二氘化层的方 法，可以还包括在第二氮化物层上形成第二氘化层(910)。同第一氘化层 一样，第二氘化层可以在使用包括诸如硅烷(SiH₄)、氯硅烷(SiH₃Cl)、 二氯硅烷或DCS(SiH₂Cl₂)、四氯化硅(SiCl4)、或双叔丁基氨基硅烷 (BTBAS)的硅源和诸如氧气(O₂)或N₂O的氧源，以及如氘代氨(ND₃) 的含氘的氮源的处理气体的低压CVD工艺中形成或沉积。

下一步，顶部或阻挡介电层在多层电荷俘获区的第二氮化物层的表面 或第二氘化层的表面上形成(912)。如上所述，阻挡介电层可以包括任何 合适的介电材料，该介电材料包括高k电介质、二氧化硅、氧氮化硅、氮 化硅或其组合。在一个实施方案中，阻挡介电层包括使用CVD工艺热生 长或沉积的相对厚的SiO₂层。通常，工艺涉及在沉积室内将衬底暴露于诸 如硅烷、氯硅烷或二氯硅烷的硅源和诸如O₂或N₂O的含氧气体，沉积室 处于从大于50毫托到大约1000毫托的压力，持续从大约10分钟到大约 120分钟的时段，同时保持衬底处于从大约650摄氏度到大约850摄氏度 的温度。可选择地，同隧穿氧化物层一样，阻挡介电层可以由包括等离子 体氧化、原位蒸汽生成(ISSG)或自由基氧化工艺的任何适合方法形成或 沉积。

最后，栅极层被形成在阻挡介电层的表面上(914)。在一个实施方案 中，栅极层由CVD工艺形成并且由掺杂多晶硅构成。在另一个实施方案 中，栅极层由物理气相沉积形成并且由含金属材料构成，该含金属材料可 以包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、 铝、钌、钯、铂、钴和镍。

在另一个方面，本公开内容还涉及包括覆盖形成在衬底的表面上或衬 底表面上方的沟道区的两个或多于两个侧面的电荷俘获区域的多栅极或 多栅极表面存储器件，以及制造多栅极或多栅极表面存储器件的方法。多 栅极器件包括平面器件和非平面器件。平面多栅极器件(未示出)一般包 括双栅极平面器件，在该双栅极平面器件中，多个第一层被沉积以形成随 后所形成的沟道区下面的第一栅极，并且多个第二层在第一栅极上被沉积 以形成第二栅极。非平面多栅极器件一般包括水平或垂直沟道区，该水平 或垂直沟道区在衬底表面上或在衬底表面上方形成，并且被栅极三面或多 于三面包围。

图10A示出了包括电荷俘获区域的非平面多栅极存储器件的一个实施 方案。参考图10A，存储器件1000，通常被称为鳍状FET，包括沟道区 1002，该沟道区1002由半导体材料的薄膜或薄层构成，其覆盖衬底1006 上的表面1004，并连接存储器件的源极1008和漏极1010。沟道区1002 由形成器件的栅极1012的鳍状物(fin)三面包围。栅极1012的厚度(从 源极到漏极的方向测量)决定器件的有效沟道长度。

根据本公开内容，图10A中的非平面多栅极存储器件1000可包括带 有一个或多个氘化层的分离电荷俘获区域。图10B是图10A中包括衬底 1006的一部分、沟道区1002的一部分、栅叠层1012的一部分的说明多层 电荷俘获区1014的非平面存储器件的一部分的横截面视图。栅极1012还 包括覆盖凸起的沟道区1002的隧道介电层1016、阻挡介电层1018、和覆 盖阻挡层的栅极层1020以形成存储器件1000的控制栅极。同上面所描述 的实施方案一样，在一些实施方案中，栅极层1020可以包括金属或掺杂 多晶硅。沟道区1002和栅极1012可以在衬底1006上直接形成，或在诸 如在衬底上或衬底上方形成的埋嵌的氧化物层的隔离层或介电层1022上 形成。

参考图10B，在一个实施方案中，多层电荷俘获区1014包括覆盖隧道 介电层1016的至少一个第一氘化层1024、覆盖第一氘化层1024的第一氮 化物层1026和在第一氮化物层1026上或第一氮化物层1026上方布置的 第二氮化物层1028。通常，第二氮化物层1028包括富硅、贫氧氮化物层， 并且包括分布在多个电荷俘获层的大部分电荷陷阱，而第一氮化物层1026 包括富氧氮化物或氧氮化硅，并且相对于顶部电荷俘获层是富氧的以减少 其中的电荷陷阱数。由于富氧是指其中氧的浓度在第一氮化物层1026中 是从约15％至约40％，反之，氧的浓度在顶部电荷俘获层1026中是小于 约5％。

在一些实施方案中，如所示出的多层电荷俘获区1014还包括分隔第 二氮化物层1028和第一氮化物层1026的至少一个薄的中间氧化物层或抗 隧穿层1030。如上所述，抗隧穿层1030显著减少了编程期间积累在第二 氮化物层1028边界处的电子电荷隧穿到第一氮化物层1026的概率。

同上述实施方案一样，第一氮化物层1026和第二氮化物层1028中的 任一层或两层都可以包括氮化硅或氧氮化硅，并且可以通过如包括具有被 调整为提供富硅和富氧氧氮化物层的比和流速的DCS/NH₃和N₂O/NH₃的 气体混合物的CVD工艺形成。然后，多层电荷俘获区的第二氮化物层在 中间氧化物层上形成。第二氮化物层1028具有的氧、氮、和/或硅的化学 计量组成不同于第一氮化物层1026的氧、氮、和/或硅的化学计量组成， 并且也可以通过如包括具有被调整为提供富硅和贫氧的第二氮化物层 1028的比和流速的DCS/NH₃和N₂O/NH₃的气体混合物的CVD工艺形成。

在包括含有氧化物的抗隧穿层1030的那些实施方案中，抗隧穿层可 以通过使用自由基氧化来将第一氮化物层1026氧化至所选择的深度来形 成。例如，通过在1000-1100摄氏度的温度使用单晶片工具或在800-900 摄氏度使用批处理反应器(batch reactor)工具执行自由基氧化。可以针对 批处理工艺在300-500托的压力下使用H₂和O₂的混合物、或在使用单汽 相工具时在10-15托的压力下使用H₂和O₂的混合物、在使用单晶片工具 时使用H₂和O₂的混合物持续1-2分钟的一段时间、或在使用批处理工艺 时使用H₂和O₂的混合物持续30分钟到1小时。

如所示出的，在一些实施方案中，多层电荷俘获区1014还包括覆盖 第二氮化物层1028并且分隔第二氮化物层和阻挡介电层1018的第二氘化 层1032。同上面所描述的实施方案一样，第二氘化层1032含有的氘浓度 低于第一氘化层1024中的氘浓度。

在图11A和11B所示的另一个实施方案中，存储器件可以包括纳米线 沟道，该纳米线沟道由覆盖衬底上的表面的半导体材料薄膜形成，并连接 存储器件的源极和漏极。纳米线沟道的意思是在晶体硅材料的薄带中形成 的导电沟道区，具有约10纳米(nm)或小于10纳米，并且更优选小于约 6纳米的最大横截面尺寸。可选地，沟道区可以被形成为具有相对于沟道 区长轴的<100>表面晶向。

参考图11A，存储器件1100包括水平纳米线沟道区1102，该纳米线 沟道区1102由衬底1106的表面上或覆盖衬底1106的表面的半导体材料薄 膜或薄层形成，且连接存储器件的源极1108和漏极1110。如实施方案所 示，器件具有栅极全环绕(gate-all-around)(GAA)结构，在该栅极全环 绕结构中，纳米线沟道区1102被器件的栅极1112在所有面上包围。栅极 1112的厚度(从源极方向到漏极方向测量)决定器件沟道区的有效长度。

根据本公开内容，图11A中的非平面多栅极存储器件1100可以包括 分离多层电荷俘获区。图11B是图11A的非平面存储器件的一部分横截面 视图，该视图包括衬底1106、纳米线沟道区1102和栅极1112的一部分， 用于阐释分离多层电荷俘获区。参考11B，除了分离多层电荷俘获区之外， 栅极1112还包括覆盖纳米线沟道区1102的隧道介电层1114、阻挡介电层 1116和覆盖阻挡层的栅极层1118以形成存储器件1100的控制栅极。栅极 层1118可以包括金属或掺杂多晶硅。

分离多层电荷俘获区包括覆盖隧道介电层1114的至少一个第一氘化 层1120、内部层或第一氮化物层1122或覆盖第一氘化层1120的包括氮化 物的层、以及外部层或第二氮化物层1124或覆盖第一氮化物层1122的包 括氮化物的层。通常，第二氮化物层1124包括富硅、贫氧氮化物层并且包 括分布在分离多层电荷俘获区的大部分电荷陷阱，而第一氮化物层1122 包括富氧氮化物或氧氮化硅，并且相对于第二氮化物层1124是富氧的以减 少在第一氮化物层中的电荷数。

在所示出的一些实施方案中，多层电荷俘获区还包括分隔第二氮化物 层1124和第一氮化物层1122的至少一个薄的中间氧化物层或抗隧穿层 1126。如上所述，抗隧穿层1126显著减小了编程期间积累在第二氮化物层 1124边界的电子电荷隧穿进入第一氮化物层1122的概率。

同上面所描述的实施方案一样，第一氮化物层1122和第二氮化物层 1124中的任一层或两层都可以包括氮化硅或氧氮化硅。例如，第一氮化物 层1122可以通过包括具有被调整为提供富硅和富氧的第一氮化物层的比 和流速的N₂O/NH₃和DCS/NH₃的气体混合物的CVD工艺形成。第二氮化 物层1124所具有的氧、氮、和/或硅的化学计量组成不同于第一氮化物层 1122的氧、氮、和/或硅的化学计量组成，并且也可以通过包括具有被调 整为提供富硅贫氧的第二氮化物层的比和流速的DCS/NH₃和N₂O/NH₃的 气体混合物的CVD工艺形成或沉积。

在那些包括含有氧化物的抗隧穿层1126的实施方案中，抗隧穿层可以 通过使用自由基氧化将第一氮化物层1122氧化至所选的深度来形成。例 如，可以在1000-1100摄氏度的温度下使用单晶片工具、或在800-900摄 氏度的温度下使用批处理反应器工具来进行自由基氧化。可以在300-500 托的压力下针对批处理工艺使用H₂和O₂的气体混合物、或使用单汽相工 具时在10-15托下使用H₂和O₂的气体混合物、在使用单晶片工具时持续 使用H₂和O₂的气体混合物1-2分钟的时间段、或在使用批处理工艺时持 续使用H₂和O₂的气体混合物30分钟-1小时。

在所示的一些实施方案中，多层电荷俘获区1014还包括覆盖第二氮 化物层1124的、并且分隔第二氮化物层和阻挡介电层1116的第二氘化层 1128。同上面所描述的实施方案一样，第二氘化层1128所具有的氘浓度低 于第一氘化层1120中的氘浓度。

图11C示出了布置在比特成本可扩展(Bit-Cost Scalable)或BiCS结 构1130中的、图11A中的非平面多栅极器件1100垂直串的横截面视图。 结构1130包括非平面多栅极器件1100的垂直串或叠层，其中每个器件或 单元都包括覆盖衬底1106的沟道区1102，并且沟道区1102连接存储器件 的源极和漏极(没有在此图中示出)，并且具有栅极全环绕结构(GAA)， 在该栅极全环绕结构中，纳米线沟道区1102被栅极1112全面封闭。相比 简单的层堆叠，BiCS结构减少了关键的光刻步骤，导致每个存储比特的成 本降低。

在另一个实施方案，存储器件是或包括含有垂直纳米线沟道的非平面 的器件，该纳米线沟道是由在衬底上的许多导电层、半导体层上突出的或 从许多导电层、半导体层中突出的半导体材料中或从所述半导体材料中形 成的。在这个实施方案的一个版本中，如图12A的剖面图所示，存储器件 1200包括：在半导体材料的圆柱体里形成的、连接器件的源极1204和漏 极1206的垂直纳米线沟道区1202。沟道区1202被隧道介电层1208、多 层电荷俘获区1210、阻挡层1212和覆盖阻挡层的栅极层1214包围以形成 存储器件1200的控制栅极。沟道区1202可以包括环形区域，该环形区域 位于半导体材料的基本上实心的圆柱体的外层中，或可以包括环形层，该 环形层在介电填充材料的圆柱体上方形成。同上面所描述的水平纳米线一 样，沟道区1202可以包括多晶硅或重结晶多晶硅以形成单晶硅沟道。可 选地，其中沟道区1202包括结晶硅，沟道可以被形成以具有相对于沟道 长轴的<100>表面晶向。

在一些实施方案中，如图12B所示，多层电荷俘获区1210可以是包 括覆盖隧道介电层1208的至少一个第一氘化层1216、内部层或第一氮化 物层1218或覆盖第一氘化层1216的包括氮化物的层、以及外部层或第二 氮化物层1220或覆盖第一氮化物层1218的包括氮化物的层的分离多层电 荷俘获区。可选地，如实施方案所示，第一氮化物层1218和第二氮化物 层1220可以由中间氧化物层或抗隧穿层1222分隔。

同上面所描述的实施方案一样，第一氮化物层1218和第二氮化物层 1220中的任一层或两层都可以包括氮化硅或氧氮化硅。例如，第一氮化物 层1218可以通过包括具有被调整为提供富硅且富氧的第一氮化物层的比 和流速的N₂O/NH₃和DCS/NH₃气体混合物的CVD工艺形成。第二氮化物 层1220具有不同于第一氮化物层1218的氧、氮和/或硅的化学计量组成， 并且也可以通过使用包括具有被调整为提供富硅、贫氧的第二氮化物层的 比和流速的DCS/NH₃和N₂O/NH₃气体混合物的处理气体的CVD工艺被形 成或沉积。

在所示出的一些实施方案中，多层电荷俘获区1210还包括覆盖第二 氮化物层1220、并分隔第二氮化物层和阻挡介电层1212的第二氘化层 1224。同上面所描述的一样，第二氘化层1224所具有的氘浓度低于第一 氘化层1216中的氘浓度。

因此，非易失性电荷俘获存储器件已经被公开。器件包括具有沟道区 和一对源极和漏极区的衬底。栅叠层在衬底的上面且在沟道区上方并且在 一对源极和漏极区之间。根据本发明的实施方案，栅叠层包括具有第一氘 化层的多层电荷俘获区。在一个实施方案中，多层电荷俘获区还包括无氘 电荷俘获层。在可选择的实施方案中，多层电荷俘获区包括具有氘浓度低 于第一氘化层中的氘浓度的部分氘化电荷俘获层。