FIFO

摘要： 设计并实现了一种基于FPGA的六通道音频信号评估系统。系统由最高64 kS/s的16位模数转换器AD73360对常用音频信号进行采样。设计了一个嵌套式状态机,按照状态跳变,将输入信号暂存到FIFO中。FIFO中的数据会通过USB协议上传到电脑端的MATLAB GUI(Graphical User Interface)中,GUI负责处理数据并显示结果。系统配备了ARM处理器作为辅助,可以根据不同的ADC采样频率和输入信号频率,计算并实时纠正FPGA和GUI的通信波特率,确保不丢码。试验结果表明,该系统可以实现对音频信号的高精度采集。该系统为保真采集音频信号提供了完整的解决方案。

摘要： 针对目前高速科研相机的常用Cameralink视频信号传输接口需专用数据采集卡连接到计算机导致系统灵活性不够的问题,提出一种基于FPGA的Cameralink接口Deca模式下高通量数据实时交互处理方案。硬件上利用编解码芯片完成Cameralink接口的数字图像采集和转换,输出LVDS信号。软件设计采用异步FIFO完成数据缓存及转换,解决跨时钟域的时序匹配疑难。FPGA设计结合Cameralink接口最大通量数据传输协议80 bits模式10 tap/8bit格式准确数据交互。通过Modelsim仿真验证及实物测试,结果表明在sCMOS相机满帧全速2048×2048@100 fps最大85 MHz下,FPGA与Cameralink接口的高通量数据准确控制,并向下兼容Base、Medium及Full模式。具备很高灵活性及应用价值。

摘要： 本文提出了一种利用FPGA实现LZW压缩算法的实现方案,描述了实现LZW算法的系统框图和控制器的控制逻辑,采用Verilog语言对核心控制单元进行模块化描述设计。在Xilinx的Artix7系列FPGA XC7A100T平台上进行仿真验证,结果表明本方案可行有效,并具有较好的移植性和可扩展性。

摘要： 在实际应用中,矢量量化取决于码本设计、码字搜索和码字索引分配等三个关键技术,其中码本设计和码字搜索最为关键。说话人识别是一种典型的多码本应用场景,并且说话人识别算法相对比较规则,因此可采用全搜索算法进行运算,从硬件设计的角度讲,全搜索算法虽然运算量大,但算法只涉及乘、加和比较操作,采用硬件实现是切实可行的。首先对现有矢量量化算法的硬件复杂度进行分析,针对全搜索算法实现了矢量量化硬件设计,并结合该方法实现了多路电话信道中说话人的实时判别。利用FPGA对所提方法进行实验验证,结果表明所提矢量量化的硬件解决方案相比传统方案可有效提升矢量量化速度与效率。

摘要： 为了实现对高清视频图像的实时稳定的传输,基于当前成熟高速可靠稳定的以太网,结合具有强大并行处理能力的FPGA设计了一种基于FPGA和以太网的实时视频传输系统。该系统主要采用了Altera公司的Cyclone Ⅳ系列FPGA开发板,OV5640摄像头作为视频图像数据采集口,数据通过SDRAM读写FIFO,写入读出SDRAM,以太网数据通信模块读出数据后进行数据格式封装,经过RJ45以太网接口,最终视频图像在显示器上显示。

摘要： RS422总线是一种异步全双工的串行通信总线,由于其简单、灵活的特点广泛应用于工业电子领域。目前常用的FPGA+CPU控制系统架构,FPGA可以统一管理多路RS422通信总线,有效地拓展了系统对外的通信能力。但422总线通信的数据负载严重依赖于FPGA内部创建的硬件FIFO空间,硬件FIFO越大,422能够接收或发送的数据越多。

摘要： 以精益生产的理念应用于物流,能有效避免供应链中的库存及浪费.本文重点介绍精益工具在物流的应用,包含看板拉动、FIFO、均衡等概念,通过这些精益工具的介绍,了解精益生产工具在物流的应用.

摘要： 智慧交通系统中总线控制器可以实现红绿灯的智能控制,可将信息台与红绿灯驱动板相连接,避免路口改造时重新破路改线.根据智慧交通的实际应用特点确定总线控制器的设计方案,实现了控制链路上总线控制器的ASIC设计与仿真.本设计体积小、集成度高,较普通总线控制器不但通信信道增多、可处理信息量增大,同时性能更稳定,满足当前智慧交通的需求.

摘要： 本文介绍了雷达回波模拟器的原理与实现方式.结合应用场景,设计出一种简单可靠的回波模拟器设备,方便雷达整机进行外场实验.

摘要： 随着机器视觉的发展,针对目前的嵌入式设备对视频数据采集速度慢、分辨率低以及实时性不高的问题,提出一种基于Xilinx ZYNQ芯片的实时视频采集系统,该芯片采用ARM+FPGA的异构设计,利用该特性搭建软硬件协同设计的视频处理平台。FPGA端实现图像的预处理,ARM端实现对外设的配置,图像传输则利用AXI总线通过HP端口将数据高速存储到DDR中,最后利用HDMI端口对视频进行显示。通过利用FPGA的并行性和芯片中的高性能总线在保证系统低功耗的同时相比于一般的嵌入式设备具有更快的处理速度和更大的带宽以及实时性。为分布式部署监控系统以及实现更复杂的图像处理算法提供可靠稳定的平台。

摘要： 介绍了一种基于先进先出存储器 FIFO和复杂可编程逻辑器件 CPLD 组合结构的高速血流数据采集系统的设计方法，并给出了这种采集方法的硬件原理电路和主要的软件设计流程图. 通过原理仿真和系统调试，表明采用该设计方法所设计的数据采集系统可以实现高速数据采集和数据传输同时进行，且整个过程无需 CPU 干预，达到了设计指标，具有很好的应用前景和使用价值.

摘要： 介绍了一种基于先进先出存储器 FIFO和复杂可编程逻辑器件 CPLD 组合结构的高速血流数据采集系统的设计方法，并给出了这种采集方法的硬件原理电路和主要的软件设计流程图. 通过原理仿真和系统调试，表明采用该设计方法所设计的数据采集系统可以实现高速数据采集和数据传输同时进行，且整个过程无需 CPU 干预，达到了设计指标，具有很好的应用前景和使用价值.

摘要： 介绍了一种基于先进先出存储器 FIFO和复杂可编程逻辑器件 CPLD 组合结构的高速血流数据采集系统的设计方法，并给出了这种采集方法的硬件原理电路和主要的软件设计流程图. 通过原理仿真和系统调试，表明采用该设计方法所设计的数据采集系统可以实现高速数据采集和数据传输同时进行，且整个过程无需 CPU 干预，达到了设计指标，具有很好的应用前景和使用价值.

摘要： 介绍了一种基于先进先出存储器 FIFO和复杂可编程逻辑器件 CPLD 组合结构的高速血流数据采集系统的设计方法，并给出了这种采集方法的硬件原理电路和主要的软件设计流程图. 通过原理仿真和系统调试，表明采用该设计方法所设计的数据采集系统可以实现高速数据采集和数据传输同时进行，且整个过程无需 CPU 干预，达到了设计指标，具有很好的应用前景和使用价值.

摘要： 介绍了一种基于先进先出存储器 FIFO和复杂可编程逻辑器件 CPLD 组合结构的高速血流数据采集系统的设计方法，并给出了这种采集方法的硬件原理电路和主要的软件设计流程图. 通过原理仿真和系统调试，表明采用该设计方法所设计的数据采集系统可以实现高速数据采集和数据传输同时进行，且整个过程无需 CPU 干预，达到了设计指标，具有很好的应用前景和使用价值.

摘要： 介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现.对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验.目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值.

摘要： 介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现.对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验.目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值.

摘要： 介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现.对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验.目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值.

摘要： 介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现.对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验.目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值.

摘要： 介绍了一个基于FIFO的旋转机械在线多通道振动数据采集系统的设计方案,描述了系统硬件及系统的设计与实现.对数据采集特点进行了分析,用数字滤波算法去除了信号干扰,介绍了判别机组运行状态以及事故追忆的策略,用程序陷阱提高了系统的稳定性,并对采集系统的精度进行了检验.目前该系统已用于某电厂汽轮发电机组振动信号的数据采集,具有工程实用价值.

摘要： 提供了视频处理的方法，该方法涉及查找表的更新：FIFO、约束的FIFO，该方法包括：维护一个或多个表，其中每个表包括一个或多个运动候选，并且每个运动候选与对应的运动信息相关联；通过使用表中的运动信息执行当前块与包括当前块的视频的比特流表示之间的转换；以及在转换的执行之后基于与当前块相关联的额外运动信息的M个集合更新一个或多个表，M是整数。

摘要： 本发明实施例公开了一种异步FIFO控制器及防止异步FIFO缓存数据溢出的方法，该方法可以包括：异步FIFO控制器获取第二FIFO缓存待获取的数据量；所述异步FIFO控制器获取所述第二FIFO缓存内已存在的数据量；所述异步FIFO控制器将所述第二FIFO缓存待获取的数据量与所述第二FIFO缓存内已存在的数据量进行相加，得到数据总量；所述异步FIFO控制器将所述数据总量与所述第二FIFO缓存的深度进行比较；当所述数据总量不小于所述第二FIFO缓存的深度时，所述异步FIFO控制器向第一FIFO缓存发送停止指示信号。

摘要： 本发明提供了一种实现预读式先入先出存储器(FIFO)的方法和预读式FIFO，其中，输出寄存器的设置使得原来由RAM输出和后续用户逻辑单元的操作构成的关键路径被打破，输出通过单独的寄存器完成，输出延迟减小，从而使预读式FIFO更好地满足时序要求。另外，使能控制器在确定RAM为非空状态且输出寄存器为空状态，或者接收到读请求时，使输入FIFO控制器的读信号有效，并使能输出寄存器输出数据；否则，使输出FIFO控制器的读信号无效，并锁存输出寄存器，通过该方式，使能控制器能够保证在增加一级寄存器的基础上，仍能够保证预读方式的准确实现。

摘要： 提供了视频处理的方法，该方法涉及查找表的更新：FIFO、约束的FIFO，该方法包括：确定视频的当前视频块的运动信息；基于所确定的运动信息对该当前视频块进行编解码；以及使用与所确定的运动信息相对应的新的运动候选来更新表；其中，该表包括推导自已经被编解码的一个或多个视频块的一个或多个运动候选，并且由于在将新的运动候选添加到该表之前，通过冗余检查，至少一个运动候选被识别为当前运动候选的冗余，从该中去除该至少一个运动候选，其中在确定后续视频块的运动信息期间，该表中的至少一个运动候选被检查。

摘要： 本发明提供了一种FIFO存储器的处理方法，所述FIFO存储器包括数据缓存模块和地址控制模块；所述处理方法包括，所述地址控制模块接收所述数据缓存模块的空/满状态信号；所述地址控制模块调整所述数据缓存模块的读写地址差值。本发明当所述地址控制模块接收所述数据缓存模块的空/满状态信号，所述地址控制模块调整所述数据缓存模块的读写地址差值，从而避免指针碰撞导致FIFO存储器异常，保证数据正常通信。

摘要： 本发明公开了一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构，包括以下步骤：发送端产生写操作并维护写指针，将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；发送端根据源同步输入的读时钟、读使能信号维护读指针，并将读指针同步到写时钟域下，维护满/非满信号；接收端产生读操作并维护读指针，将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写指针及写时钟域，并将写指针同步到读时钟域下，维护空/非空信号。本发明有效减少数据发送端和接收端之间数据互联线的数量，降低了物理实现难度，兼顾流量控制的高效数据传输，在有限资源开销的基础上提高能效比。

摘要： 提供了视频处理的方法，该方法涉及查找表的更新：FIFO、约束的FIFO，该方法包括：维护一个或多个表，其中每个表包括一个或多个运动候选，并且每个运动候选与对应的运动信息相关联；通过使用表中的运动信息执行当前块与包括当前块的视频的比特流表示之间的转换；以及在转换的执行之后基于与当前块相关联的额外运动信息的M个集合更新一个或多个表，M是整数。

摘要： 本发明涉及一种FIFO数据传输方法及FIFO存储装置，属于数字电路设计领域，所述方法包括：每当转换模块输出非满信号且第一逻辑模块输出非空信号时，都会自动产生对前一级FIFO的读请求和对转换模块的写请求，形成数据搬移，使用寄存器优化RAM输出结构的时序性能，使用转换模块调整数据传输时序，转换模块也是先进先出的结构，依次输出写入的数据。本发明通过转换模块使FIFO在输出端口呈现“读使能作为取走数据的通知”的特性，使得读FIFO的数据输出延迟达到最低，可以减少关键路径相邻寄存器间逻辑延迟、隔离读使能信号与RAM读地址计算逻辑、有效优化FIFO时序、降低后端电路布线难度。

摘要： 本发明实施例公开了一种异步FIFO控制器及防止异步FIFO缓存数据溢出的方法，该方法可以包括：异步FIFO控制器获取第二FIFO缓存待获取的数据量；所述异步FIFO控制器获取所述第二FIFO缓存内已存在的数据量；所述异步FIFO控制器将所述第二FIFO缓存待获取的数据量与所述第二FIFO缓存内已存在的数据量进行相加，得到数据总量；所述异步FIFO控制器将所述数据总量与所述第二FIFO缓存的深度进行比较；当所述数据总量不小于所述第二FIFO缓存的深度时，所述异步FIFO控制器向第一FIFO缓存发送停止指示信号。

摘要： 本发明提供了一种实现预读式先入先出存储器(FIFO)的方法和预读式FIFO，其中，输出寄存器的设置使得原来由RAM输出和后续用户逻辑单元的操作构成的关键路径被打破，输出通过单独的寄存器完成，输出延迟减小，从而使预读式FIFO更好地满足时序要求。另外，使能控制器在确定RAM为非空状态且输出寄存器为空状态，或者接收到读请求时，使输入FIFO控制器的读信号有效，并使能输出寄存器输出数据；否则，使输出FIFO控制器的读信号无效，并锁存输出寄存器，通过该方式，使能控制器能够保证在增加一级寄存器的基础上，仍能够保证预读方式的准确实现。