RapidIO

摘要： 本文介绍了基于RapidIO通信协议的64b/67b编码技术以及67b码组的概念,并针对码组边界的锁定难题提出了一种易于实现的逻辑设计,该设计实现了将由底层Serdes接收到的乱序67bit数据重新组合,从而锁定正确的67bit数据边界的功能。使用verilog硬件描述语言实现设计,硬件功能通过仿真编译工具验证。

摘要： RapidIO传输效率高、系统成本低、系统稳定性好,在高性能嵌入式系统中得到了广泛的应用。传统的RapidIO总线致力于解决器件间、板间和子系统间等同一机箱内或同一系统内的背板互连问题。为使多个嵌入式系统互联保持总线的一致性,并能在机箱间使用RapidIO总线,需要对RapidIO总线的使用范围进行扩展。本文提出了基于FPGA+DSP架构的通用RapidIO接口硬件实现方案。通过引入光电模块,将RapidIO的LVDS信号转换成光信号,在机箱间传输信号,成功拓展了RapidIO传输距离,解决了RapidIO传输距离局限于一个机箱内的问题主要从硬件方面对RapidIO接口实现方案进行阐述。最后搭建实验平台对所实现的RapidIO总线进行了连通性测试,证明了此种方案的可行性。

摘要： 为了解决嵌入式仿测系统的高速数据传输问题,提出了一种高速光纤通信卡设计方案,该方案实现了三端口RAPIDIO通信,采用80HCPS1848专用高速交换芯片和TSI721高性能桥接芯片,实现带有PCIEx4接口的DSP、ARM、X86等架构嵌入式系统的高速互联.实际测试结果表明:设计方案实现了较高的光纤传输速度,传输稳定,对相关问题的解决具有参考作用.

摘要： RapidIO是一种针对高性能嵌入式系统芯片级、板级互联而设计的总线技术,广泛应用于航空电子系统。为了实时地管理RapidIO网络,提出了基于预置带宽与硬件事件的管理方法,设计并实现了分布式系统网络管理软件,实现不同规模网络的动态管理与容错处理。测试验证与工程应用表明,所提方法解决了大规模网络的动态管理问题,能够满足机载嵌入式系统强实时、高性能、高可靠的应用需求。

摘要： 围绕以太网、FC和RapidIO,对三种协议电参数进行分析对比,深入研究三种协议电参数的异同.以太网技术、FC以及RapidIO均为用于通信的协议方式,由于诞生于不同的设备或传输环境,有着不同的协议特点和通信方式,其典型电参数对比分析为相关芯片研发、电参数测试验证、测试方法优化以及不同网络间融合提供了一定参考.

摘要： 根据高速图像目标识别与跟踪系统计算量大、传输速率高、实时性强等特点,文章研制了一种基于XC7K325T和TMS320C6678的高性能实时图像处理系统.系统采用FPGA与多核DSP并行处理及流水线操作技术,实现了高速图像目标识别与跟踪,测试结果表明,该系统满足设计要求.

摘要： BWDSP系列处理器是由中国电子科技集团公司第38研究所研制的国产DSP芯片,具有较强的计算能力.在BWDSP芯片的基础上,研发了以RapidIO为交换协议的BWDSP虚拟平台.为解决BWDSP虚拟平台提供的通信原语难以调用的问题,本文借鉴Message Passing Interface(MPI)标准规范,设计了基于虚拟平台的并行通信库——Message Passing Interface of Ra-pidIO(MPIRIO).MPIRIO采取分层架构实现,在底层以RapidIO作为数据通信协议,在上层提供了点对点通信和群集通信函数接口.MPIRIO在MPI群集通信的基础上,提供了优化的群集通信函数,并结合BWDSP体系结构特点,为神经网络卷积运算等操作提供了优化.最后对本文设计的MPIRIO进行了仿真实验,并与MPICH进行了对比实验,表明本文设计的MPIRIO提高了BWDSP虚拟平台的可用性,并验证了MPIRIO的优点.

摘要： 本文针对PowerPC的RapidIO数据传输实时响应的需求,提出一种地址描述变量到结构体类型指针转换以及对结构体字段访问的方法,取代内存复制函数(memcpy)的应用,优化了门铃响应函数中数据读取过程.该方法分析workbench编译器对C语言内存访问指令的编译结果和机器指令实现访问,采用更少的机器指令高效实现相同的内存访问.测试分析表明,该方法性能更好,可降低RapidIO数据实时传输中数据丢失的概率.

摘要： 通过分析程序加载到 FPGA 外挂 FLASH 存储器中的加载速度慢的问题,找到主要原因是加载用通讯方式本身速度慢,以及加载操作步骤多且复杂两方面的原因。然后从这两方面入手,以总线快速加载为设计核心,主要通过 LVDS 总线,同时支持 RapidIO 接口的通讯方式;充分考虑过程自动化,运用自动测试技术,集成各种人工手动繁琐操作,实现一键式自动加载。系统的加载过程稳定可靠,极大提高了 FPGA 程序加载效率及加载成功率。

摘要： I/O互连技术正在酝酿重大变革.RapidIO是一种新型高性能、低引脚数、基于报文交换的互连技术,是为满足现在和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准.本文较为全面地介绍了RapidIO的主要技术特点,从RapidIO体系结构、系统拓扑结构、物理接口、流控机制、报文特征、性能特点等多个方面对RapidIO互连技术进行了深入研究,最后自行提出了一种基于RapidIO互连技术的CC-NUMA分布共享存储的系统方案.

摘要： I/O互连技术正在酝酿重大变革.RapidIO是一种新型高性能、低引脚数、基于报文交换的互连技术,是为满足现在和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准.本文较为全面地介绍了RapidIO的主要技术特点,从RapidIO体系结构、系统拓扑结构、物理接口、流控机制、报文特征、性能特点等多个方面对RapidIO互连技术进行了深入研究,最后自行提出了一种基于RapidIO互连技术的CC-NUMA分布共享存储的系统方案.

摘要： I/O互连技术正在酝酿重大变革.RapidIO是一种新型高性能、低引脚数、基于报文交换的互连技术,是为满足现在和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准.本文较为全面地介绍了RapidIO的主要技术特点,从RapidIO体系结构、系统拓扑结构、物理接口、流控机制、报文特征、性能特点等多个方面对RapidIO互连技术进行了深入研究,最后自行提出了一种基于RapidIO互连技术的CC-NUMA分布共享存储的系统方案.

摘要： I/O互连技术正在酝酿重大变革.RapidIO是一种新型高性能、低引脚数、基于报文交换的互连技术,是为满足现在和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准.本文较为全面地介绍了RapidIO的主要技术特点,从RapidIO体系结构、系统拓扑结构、物理接口、流控机制、报文特征、性能特点等多个方面对RapidIO互连技术进行了深入研究,最后自行提出了一种基于RapidIO互连技术的CC-NUMA分布共享存储的系统方案.

摘要： 本发明提供了一种RapidIO网络系统和RapidIO网络系统的时间同步方法；其中，该系统包括交换设备和端点设备，端点设备中的至少一个端点设备连接有授时服务器；与授时服务器连接的端点设备在授时服务器的触发下发送多播事件控制符，并向授时服务器获取当前的时间信息，以广播方式发送时间信息；其它端点设备根据接收到多播事件控制符的第一时间、接收到时间信息的第二时间和时间信息调整本地时钟，以使本地时钟与授时服务器同步。本发明通过在系统中的一个端点设备上连接授时服务器，并通过多播事件控制符和该授时服务器提供的时间信息使网络内各端点设备时间同步，该方式不必改变RapidIO底层网络结构，实现简单且性能可靠。

摘要： 本发明提供了一种RapidIO网络系统和RapidIO网络系统的时间同步方法；其中，该系统包括交换设备和端点设备，端点设备中的至少一个端点设备连接有授时服务器；与授时服务器连接的端点设备在授时服务器的触发下发送多播事件控制符，并向授时服务器获取当前的时间信息，以广播方式发送时间信息；其它端点设备根据接收到多播事件控制符的第一时间、接收到时间信息的第二时间和时间信息调整本地时钟，以使本地时钟与授时服务器同步。本发明通过在系统中的一个端点设备上连接授时服务器，并通过多播事件控制符和该授时服务器提供的时间信息使网络内各端点设备时间同步，该方式不必改变RapidIO底层网络结构，实现简单且性能可靠。

摘要： 本发明涉及集成电路技术领域，特别涉及PCIE转RAPIDIO桥的门铃引擎设计方法，该PCIE转RAPIDIO桥系统主要包括：PCIE核、RAPIDIO核和门铃引擎模块dell_engine；门铃引擎模块dell_engine块用于处理PCIE转RAPIDIO桥门铃信息的转换；门铃信息分为RAPIDIO核的Inbound门铃信号和Outbound门铃信号，即IB Doorbell模式和OB Doorbell模式；采用引擎模块作为PCIE和RAPIDIO之间数据转换的纽带，来有效的实现PCIE转RAPIDIO桥Inbound和Outbound门铃信息之间的转换，从而实现门铃信号的传递。

摘要： 本发明的RapidIO网络系统的分布式时间同步的方法，属于分布式实时计算和RapidIO技术领域。该技术方案采用维护读事件测定系统的传输延迟，以广播方式发送同步时间信息，各端节点根据传输延迟、接收到的时间信息以及本地时间信息，计算端节点的时间漂移值，并以此调整本地时钟计时频率，实现分布式系统的全局时间同步。本发明通过RapidIO协议的维护读和广播功能获取系统同步时间信息，采用分布式无主控的内时钟同步机制实现全局时间同步，该方式无需更改RapidIO协议的底层结构，实现方式简单可靠，具备一定的拜占庭错误容忍能力。

摘要： 本发明公开了一种基于RAPIDIO的高速同步数据采集的VPX板卡，其特征在于，包括VPX接口电路、供电电路、运放跟随电路、ADC采集模拟电路、数字与模拟信号隔离电路、同步时间电路、串口控制电路、DDR3内存存储电路、FPGA协议数据传输电路和逻辑存储与更新电路；所述VPX接口电路、数字与模拟信号隔离电路、同步时间电路、串口控制电路、DDR3内存存储电路、逻辑存储与更新电路均与所述FPGA协议数据传输电路相连。本发明的优点和有益效果是：将USB总线接口总过协议转换电路，扩展产生多路PCI接口，实现通过USB接口挂载PCI设备，克服了台式机与笔记本无法使用PCI设备的困难，本发明具有集成度高、可操作性强，方便携带、稳定高效等特点。

摘要： 本发明公开了一种用于RapidIO协议器件的测试系统及方法，包括测试板、混合信号测试系统UltraFlex及高速差分串行总线；测试板上设置有预设芯片及待测RapidIO协议器件，待测RapidIO协议器件与预设芯片相连；待测RapidIO协议器件通过高速差分串行总线连接混合信号测试系统UltraFlex；获取待测RapidIO协议器件输出的PRBS码，得到信号眼图；并根据信号眼图，得到测试结果；本发明能够满足RapidIO协议器件及混合信号测试系统UltraFlex的测试要求；无需人为进行数据处理，测试结果准确度高。

摘要： 本发明提供了一种RapidIO低延时、高传输效率架构实现方法，在物理层、传输层、逻辑层均采用同一时钟域，采用了统一的时钟架构，其中，物理层的物理编码子层的发送侧和接收侧均应用跨时钟域模块，用以实现不同时钟域的跨接。本发明所述的RapidIO低延时、高传输效率架构实现方法能够实现传统RapidIO控制器两侧不同时钟域数据的正常传输，并且由于简化了部分模块之间的时钟关系，有利于功能逻辑开发设计，更为主要的是去除了多余跨时钟操作过程中带来的传输时延，将极大简化RapidIO控制器时钟结构和逻辑开发。

摘要： 本发明的RapidIO网络流量控制方法，属于RapidIO技术领域。该技术方案采用流量控制锁实现对RapidIO网络中多源并发复合流量的控制，访问同一目标的多源端节点通过对流量控制锁的锁定‑释放，从而实现对多源并发访问的系统级流量控制。本发明通过设计专门的流量控制装置，即流量控制锁，利用现有RapidIO协议，提供可靠的资源锁定功能和锁定超时的恢复机制，可以有效防止对流量控制锁的误操作以及流量资源的死锁。该方法采用端到端的流量控制机制，不受RapidIO网络拓扑的限制，可有效避免RapidIO网络中的短时拥塞。

摘要： 本发明公开一种高速数据Rapidio自适应接口新型自适应验证方法，属于芯片验证领域。高速数据Rapidio接口控制端加载并解析高速数据协议，与物理编码层进行数据交互；物理编码层包括数据编码和CRC校验编码，将高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到数据转换模块和时钟转换模块；时钟转换模块和数据转换模块根据物理编码层与物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至物理介质接入层；物理介质接入层将同步转换的数据与时钟进行数据串行化。本发明自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。

摘要： 一种多核分时分区系统下Rapidio驱动虚拟化方法，在多核通信处理器上进行以下配置：在每一个分区中都驻留有Rapidio驱动，中断响应资源只封装在首分区中；为每个处理器分配一个dma引擎，一个dio数据接收接口，和一个dio数据发送接口，这三个硬件资源为该处理器内核上运行的所有分区共享；同核处理器各分区之间共享一组bportal和qportal，它们以结构体的数据形式保存在共享内存地址中，提供给同核处理器的各分区使用。本发明可以通过虚拟化之后的rapidio接口，直接进行rapidio网络数据交互，而不用考虑多核之间并发访问带来的资源占用以及释放的问题。