N沟道积累型SiC IEMOSFET器件及制备方法

摘要

本发明公开了一种N沟道积累型SiC IEMOSFET器件及制作方法，主要解决现有技术中SiC IEMOSFET器件沟道电子迁移率低，导体电阻大的问题。其技术特点是：在已有的SiC IEMOSFET器件结构的基础上将注入形成的导电沟道层改为由外延形成的厚度为0.1μm～0.2μm，氮离子掺杂浓度为4×1016cm-3的N-外延积累层(6′)，该外延积累层(6′)横向位于左源区N+接触(4a)与右源区N+接触(4b)之间，纵向位于隔离介质(2)和JFET区域(8)之间。本发明具有沟道电子迁移率高，导通电阻低，功耗低的优点，可应用于汽车电子、电脑和通讯等领域。

说明书

技术领域

本发明属于微电子技术领域，涉及半导体器件，特别是一种N沟道积累型SiC IEMOSFET器件及制备方法。

背景技术

SiC以其优良的物理化学特性和电学特性成为制造高温、大功率电子器件的一种最有优势的半导体材料，并且具有远大于Si材料的功率器件品质因子。SiC功率器件MOSFET的研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高、耐高温高压等一系列优点，已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。

然而，目前SiC功率MOS器件SiC和SiO₂的接触界面质量较差，高密度的界面态和界面粗糙导致器件沟道迁移率和导通电阻严重退化，甚至使基于SiC的器件的性能还达不到基于Si的器件的性能。因此，如何通过工艺和结构改进来降低SiC和SiO₂的接触界面粗糙和界面态密度一直是比较活跃的课题。

离子注入及高温退火工艺是造成SiC MOS器件界面粗糙的主要原因。研究表明1600度左右的高温退火后表面的粗糙度会增加10倍以上。而严重的界面粗糙度还会导致栅氧化层的可靠性降低。双外延MOSFET通过p+和p^-两次外延形成p阱，避免了离子注入工艺导致的界面粗糙及高浓度p型杂质对器件沟道迁移率的影响。但是p+外延之后的沟槽刻蚀所形成的界面凹槽会导致器件的击穿特性明显退化。为解决这一问题，SHINSUKE HARAD等人于2008年提出一种IEMOSFET如图1所示，

包括栅极1、SiO₂隔离介质2、源极3、源区N⁺接触4、P⁺接触5、掩埋沟道区6、P^-外延层7、JFET区域8、P阱9、N^-漂移层10、N⁺衬底11和漏极12。这种IEMOSFET结构采用选择性离子注入形成p阱底部的p+层，然后外延形成p-层，避免了沟槽刻蚀的过程。并结合掩埋沟道结构，削弱了SiC和SiO₂的接触界面对沟道迁移率的影响，大幅降低了器件的导通电阻，击穿电压1100V的器件导通电阻达到4.3mΩ·cm²。

采用这种结构和工艺虽然在一定程度上改善了器件的界面特性，但是由于器件的掩埋沟道6仍由离子注入形成，所带来的SiC和SiO₂的接触界面粗糙、高晶格损伤、低激活率等一系列问题，使得反型层电子迁移率大幅度降低、器件的导通电阻增大，严重的影响了器件的性能。

发明内容

本发明的目的在于保留上述IEMOSFET已有的优点，并对上述已有技术的缺点进行改进，提供一种高电子迁移率低导通电阻的SiC MOSFET结构和工艺方法，以抑制注入工艺所带来的SiC和SiO₂的接触界面粗糙、高晶格损伤、低激活率等一系列问题对器件性能的影响，提高器件的性能。

本发明的目的是这样实现的：

本发明的器件结构是在日本产业技术综合研究所SHINSUKE HARADA等人提出的IEMOSFET结构上做出改进，将n型埋沟的形成工艺由离子注入改为第三次外延，以避免由注入工艺形成沟道所带来的界面粗糙、高晶格损伤、低激活率等一系列问题。

一.本发明的器件自上而下包括：栅极、SiO₂隔离介质、源极、源区N⁺接触、P⁺接触、P^-外延层、JFET区域、P阱、N^-漂移层、N⁺衬底和漏极，其中，在SiO₂隔离介质与JFET区域之间设有N^-外延积累层，以保证器件在工作状态下的导电沟道深度，减少表面散射对迁移率的影响。

所述的N^-外延积累层，纵向位于SiO₂隔离介质与JFET区域之间，横向位于两个源区N⁺接触之间。

所述的N^-外延积累层厚度为0.1μm～0.2μm。

所述的栅电极采用磷离子掺杂的多晶硅，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3。

所述的SiO₂隔离介质的厚度范围为50nm～100nm。

所述的P^-外延层采用硼离子掺杂，掺杂浓度为1×10¹⁵cm^-3～1×10¹⁶cm^-3。

二.本发明的器件的制作方法，包括如下顺序：

(1)在N⁺碳化硅衬底片上生长8～9μm氮离子掺杂的N^-漂移层，掺杂浓度为1×10¹⁵cm^-3～2×10¹⁵cm^-3，外延温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；

(2)在氮离子掺杂的N^-漂移层上进行多次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为3×10¹⁸cm^-3的P阱，注入温度为650℃；

(3)在整个碳化硅片正面外延生长厚度为0.4μm的铝离子掺杂的P^-外延层，掺杂浓度为1×10¹⁵cm^-3～1×10¹⁶cm^-3，外延温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为三甲基铝；

(4)在p阱中间区域进行多次氮离子选择性注入，形成深度为0.4μm，掺杂浓度为1×10¹⁷cm^-3的JFET区，注入温度为500℃；

(5)在整个碳化硅片正面外延生长0.1μm～0.2μm厚的氮离子掺杂的N^-外延积累层，掺杂浓度为4×10¹⁶cm^-3，外延温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；

(6)在氮离子掺杂的N^-外延积累层上先进行多次氮离子选择性注入，形成深度为0.25μm，掺杂浓度为1×10¹⁹cm^-3的N⁺源区，注入温度为500℃；再在氮离子掺杂的N^-外延积累层上进行多次铝离子选择性注入，形成深度为0.5μm，掺杂浓度为1×10¹⁹cm^-3的P⁺接触，注入温度为650℃；

(7)对整个碳化硅正面依次进行干氧氧化和湿氧氧化，形成50nm～100nm的SiO₂隔离介质，干氧氧化温度为1200℃，湿氧氧化温度为950℃；

(8)在SiO₂隔离介质上淀积形成200nm的磷离子掺杂的多晶硅栅，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，淀积温度为600～650℃，淀积压强为60～80Pa，反应气体为硅烷和磷化氢，载运气体为氦气；

(9)淀积300nm/100nm的Al/Ti合金，作为源极和漏极的接触金属层，并在1100±50℃温度下的氮气气氛中退火3分钟形成欧姆接触。

本发明与现有技术相比具有如下优点：

1)本发明由于采用外延形成导电沟道，而不是采用注入形成，从而抑制了注入工艺所带来的SiC和SiO₂的接触界面粗糙、高晶格损伤、低激活率等一系列问题。

2)本发明由于采用外延形成导电沟道，使得SiC和SiO₂的界面粗糙度降低，从而降低表面散射对迁移率的影响，使得载流子迁移率大幅增大；同时也降低了器件的导通电阻，使得器件工作时的功耗降低，得到更好的器件性能。

3)本发明的N^-外延积累层采用低掺杂外延，使得导电沟道具有一定的深度， 从而降低了表面散射对迁移率的影响。

4)本发明在制造上采用外延工艺替代注入工艺形成导电沟道，工艺简单，易于实现。

附图说明

图1是SHINSUKE HARADA等提出的IEMOSFET器件结构示意图。

图2是本发明提供的N沟道积累型SiC IEMOSFET器件示意图。

图3是本发明的制作流程图。

具体实施方式

参照图2，本发明的器件结构自上而下依次包括：多晶硅栅1、SiO₂隔离介质2、源极金属3、源区N⁺接触4、P⁺接触5、N^-外延积累层6′、P^-外延层7、JFET区域8、P阱9、N^-漂移层10、N⁺衬底11和漏极12。

其中，N⁺衬底11为高掺杂的碳化硅衬底；N⁺衬底11之上的凸形区是8～9μm氮离子掺杂的N^-漂移层10，掺杂浓度为1×10¹⁵cm^-3～2×10¹⁵cm^-3；P阱9是多次铝离子选择性注入形成的深度为0.5μm，掺杂浓度为3×10¹⁸cm^-3的区域，位于凸形N^-漂移层10的左右上角；N^-漂移层10的正上方是多次氮离子选择性注入，形成的深度为0.4μm，掺杂浓度为1×10¹⁷cm^-3的JFET区域8；JFET区域8左右相接的区域是厚度为0.4μm的铝离子掺杂的P^-外延层7，掺杂浓度为1×10¹⁵cm^-3～1×10¹⁶cm^-3；P阱9的左右上角是多次铝离子选择性注入形成的深度为0.5μm，掺杂浓度为1×10¹⁹cm^-3的P⁺接触5；靠近P⁺接触5的是多次氮离子选择性注入形成的深度为0.25μm，掺杂浓度为1×10¹⁹cm^-3的源区N⁺接触4；N^-外延积累层6′为0.1μm～0.2μm厚的氮离子掺杂的N^-外延积累层，掺杂浓度为4×10¹⁶cm^-3，该N^-外延积累层6′横向位于左源区4a的N⁺接触和右源区4b的N⁺接触之间，纵向位于JFET区域8之上；SiO₂隔离介质2的厚度为50nm～100nm，位于N^-外延积累层6′的上方；多晶硅栅1是由淀积形成的200nm磷离子掺杂的多晶硅，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，位于SiO₂隔离介质2的正上方；源极金属3是通过淀积形成的300nm/100nm的Al/Ti合金，位于源区N⁺接触4和P⁺接触5的上方；漏极12是通过淀积形成的300nm/100nm的Al/Ti合金，位于碳化硅衬底11的背面。

参照图3，本发明器件的制作方法通过下面实施例说明。

实施例1

步骤1.在N⁺碳化硅衬底片上外延生长N^-漂移层。

对N⁺碳化硅衬底片11采用RCA清洗标准进行清洗，然后在衬底表面外延生长厚度为8μm，氮离子掺杂浓度为1×10¹⁵cm^-3的N^-漂移层10，如图3a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

步骤2.多次铝离子选择性注入形成P阱。

(2.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P阱9离子注入的阻挡层，通过光刻和刻蚀来形成P阱注入区；

(2.2)在650℃的环境温度下对P阱注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为7.97×10¹³cm^-2、4.69×10¹³cm^-2、3.27×10¹³cm^-2和2.97×10¹³cm^-2的铝离子，注入到P阱注入区，形成深度为0.5μm，掺杂浓度为3×10¹⁸cm^-3的P阱9，如图3b；

(2.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤3.外延生长P^-外延层。

在碳化硅片正面外延生长厚度为0.4μm，铝离子掺杂浓度为1×10¹⁵cm^-3的P^-外延层7，如图3c，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。

步骤4.多次氮离子选择性注入形成JFET区。

(4.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；

(4.2)在500℃的环境温度下对JFET注入区进行四次氮离子注入，先后采用300keV、200keV、140keV和80keV的注入能量，将注入剂量分别为1.70×10¹²cm^-2、1.29×10¹²cm^-2、1.03×10¹²cm^-2和1.13×10¹²cm^-2的氮离子，注入到 JFET注入区，形成深度为0.4μm，掺杂浓度为1×10¹⁷cm^-3的JFET区8，如图3d；

(4.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤5.外延生长N^-外延积累层。

在碳化硅片正面外延生长厚度为0.1μm，掺杂浓度为4×10¹⁶cm^-3的N^-外延积累层6′，如图3e，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

步骤6.多次氮离子选择性注入形成源区N⁺接触，多次铝离子选择性注入形成P⁺接触。

(6.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为源区N⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成源区N⁺接触注入区。

(6.2)在500℃的环境温度下对源区N⁺接触注入区进行四次氮离子注入，先后采用200keV、140keV、100keV和65keV的注入能量，将注入剂量为1.49×10¹⁴cm^-2、7.99×10¹³cm^-2、7.25×10¹³cm^-2和7.02×10¹³cm^-2的氮离子，注入到N⁺接触的注入区，形成深度为0.25μm，掺杂浓度为1×10¹⁹cm^-3的源区N⁺接触4，如图3f；

(6.3)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成P⁺接触注入区；

(6.4)在650℃的环境温度下对P⁺接触注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为2.63×10¹⁴cm^-2、1.55×10¹⁴cm^-2、1.08×10¹⁴cm^-2和9.79×10¹³cm^-2的铝离子，注入到P⁺接触注入区，形成深度为0.5μm，掺杂浓度为1×10¹⁹cm^-3的P⁺接触5，如图3f；

(6.5)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤7.氧化形成栅氧化膜。

(7.1)先在1200℃下干氧氧化一个小时之后，再在950℃下湿氧氧化一个小时，形成厚度为50nm的氧化膜；

(7.2)通过光刻、刻蚀形成SiO₂隔离介质2，如图3g。

步骤8.淀积形成掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的磷离子重掺杂的多晶硅栅。

用低压热壁化学气相淀积法在碳化硅正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的多晶硅栅1，如图3h，其工艺条件是：淀积温度为600～650℃，淀积压强为60～80Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。

步骤9.淀积形成源接触金属层和漏接触金属层。

(9.1)对整个碳化硅片的正面进行涂胶、显影，形成N⁺以及P⁺欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属3，如图3i；

(9.2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极12，如图3i；

(9.3)在1100±50℃的氮气气氛中，对整个碳化硅片退火3分钟，形成欧姆接触电极。

实施例2

第一步.在N⁺碳化硅衬底片上外延生长N^-漂移层。

对N⁺碳化硅衬底片11采用RCA清洗标准进行清洗，然后在衬底表面外延生长厚度为8.5μm，氮离子掺杂浓度为1.5×10¹⁵cm^-3的N^-漂移层10，如图3a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

第二步.多次铝离子选择性注入形成P阱。

(2.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P阱9离子注入的阻挡层，通过光刻和刻蚀来形成P阱注入区；

(2.2)在650℃的环境温度下对P阱注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为7.97×10¹³cm^-2、4.69×10¹³cm^-2、3.27×10¹³cm^-2和2.97×10¹³cm^-2的铝离子，注入到P阱注入区，形成深度为0.5μm，掺杂浓度为3×10¹⁸cm^-3的P阱9，如图3b；

(2.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。

第三步.外延生长P^-外延层。

在碳化硅片正面外延生长厚度为0.4μm，铝离子掺杂浓度为5×10¹⁵cm^-3的P^-外延层7，如图3c，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。

第四步.多次氮离子选择性注入形成JFET区。

(4.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；

(4.2)在500℃的环境温度下对JFET注入区进行四次氮离子注入，先后采用300keV、200keV、140keV和80keV的注入能量，将注入剂量分别为1.70×10¹²cm^-2、1.29×10¹²cm^-2、1.03×10¹²cm^-2和1.13×10¹²cm^-2的氮离子，注入到JFET注入区，形成深度为0.4μm，掺杂浓度为1×10¹⁷cm^-3的JFET区8，如图3d；

(4.3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。

第五步.外延生长N^-外延积累层。

在碳化硅片正面外延生长厚度为0.15μm，掺杂浓度为4×10¹⁶cm^-3的N^-外延积累层6′，如图3e，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

第六步.多次氮离子选择性注入形成源区N⁺接触，多次铝离子选择性注入形成P⁺接触。

(6.1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为源区N⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成源区N⁺接触注入区。

(6.2)在500℃的环境温度下对源区N⁺接触注入区进行四次氮离子注入，先后采用200keV、140keV、100keV和65keV的注入能量，将注入剂量为1.49×10¹⁴cm^-2、7.99×10¹³cm^-2、7.25×10¹³cm^-2和7.02×10¹³cm^-2的氮离子，注入到N⁺接触的注入区，形成深度为0.25μm，掺杂浓度为1×10¹⁹cm^-3的源区N⁺接触4， 如图3f；

(6.3)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成P⁺接触注入区；

(6.4)在650℃的环境温度下对P⁺接触注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为2.63×10¹⁴cm^-2、1.55×10¹⁴cm^-2、1.08×10¹⁴cm^-2和9.79×10¹³cm^-2的铝离子，注入到P⁺接触注入区，形成深度为0.5μm，掺杂浓度为1×10¹⁹cm^-3的P⁺接触5，如图3f；

(6.5)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1700～1750℃氩气氛围中进行离子激活退火10min。

第七步.氧化形成栅氧化膜。

(7.1)在1200℃下干氧氧化两个小时之后，再在950℃下湿氧氧化一个小时，形成厚度为70nm的氧化膜；

(7.2)通过光刻、刻蚀形成SiO₂隔离介质2，如图3g。

第八步.淀积形成掺杂浓度为7×10¹⁹cm^-3，厚度为200nm的磷离子重掺杂的多晶硅栅。

用低压热壁化学气相淀积法在碳化硅正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的多晶硅栅1，如图3h，其工艺条件是：淀积温度为600～650℃，淀积压强为60～80Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。

第九步.淀积形成源接触金属层和漏接触金属层。

(9.1)对整个碳化硅片的正面进行涂胶、显影，形成N⁺以及P⁺欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属3，如图3i；

(9.2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极12，如图3i；

(9.3)在1100±50℃的氮气气氛中，对整个碳化硅片退火3分钟，形成欧姆接触电极。

实施例3

步骤A.在N⁺碳化硅衬底片上外延生长N^-漂移层。

对N⁺碳化硅衬底片11采用RCA清洗标准进行清洗，然后在衬底表面外延生长厚度为9μm，氮离子掺杂浓度为2×10¹⁵cm^-3的N^-漂移层10，如图3a，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

步骤B.多次铝离子选择性注入形成P阱。

(B1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P阱9离子注入的阻挡层，通过光刻和刻蚀来形成P阱注入区；

(B2)在650℃的环境温度下对P阱注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为7.97×10¹³cm^-2、4.69×10¹³cm^-2、3.27×10¹³cm^-2和2.97×10¹³cm^-2的铝离子，注入到P阱注入区，形成深度为0.5μm，掺杂浓度为3×10¹⁸cm^-3的P阱9，如图3b；

(B3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤C.外延生长P^-外延层。

在碳化硅片正面外延生长厚度为0.4μm，铝离子掺杂浓度为1×10¹⁶cm^-3的P^-外延层7，如图3c，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用三甲基铝。

步骤D.多次氮离子选择性注入形成JFET区。

(D1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al作为JFET区8离子注入的阻挡层，通过光刻和刻蚀形成JFET注入区；

(D2)在500℃的环境温度下对JFET注入区进行四次氮离子注入，先后采用300keV、200keV、140keV和80keV的注入能量，将注入剂量分别为1.70×10¹²cm^-2、1.29×10¹²cm^-2、1.03×10¹²cm^-2和1.13×10¹²cm^-2的氮离子，注入到JFET注入区，形成深度为0.4μm，掺杂浓度为1×10¹⁷cm^-3的JFET区8，如图3d；

(D3)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护； 然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤E.外延生长N^-外延积累层。

在碳化硅片正面外延生长厚度为0.2μm，掺杂浓度为4×10¹⁶cm^-3的N^-外延积累层6′，如图3e，其工艺条件是：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。

步骤F.多次氮离子选择性注入形成源区N⁺接触，多次铝离子选择性注入形成P⁺接触。

(F1)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为源区N⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成源区N⁺接触注入区。

(F2)在500℃的环境温度下对源区N⁺接触注入区进行四次氮离子注入，先后采用200keV、140keV、100keV和65keV的注入能量，将注入剂量为1.49×10¹⁴cm^-2、7.99×10¹³cm^-2、7.25×10¹³cm^-2和7.02×10¹³cm^-2的氮离子，注入到N⁺接触的注入区，形成深度为0.25μm，掺杂浓度为1×10¹⁹cm^-3的源区N⁺接触4，如图3f；

(F3)通过低压热壁化学气相淀积法在碳化硅片正面淀积一层厚度为0.2μm的SiO₂层，然后再淀积厚度为1μm的Al来作为P⁺接触离子注入的阻挡层，通过光刻和刻蚀来形成P⁺接触注入区；

(F4)在650℃的环境温度下对P⁺接触注入区进行四次Al离子注入，先后采用450keV、300keV、200keV和120keV的注入能量，将注入剂量为2.63×10¹⁴cm^-2、1.55×10¹⁴cm^-2、1.08×10¹⁴cm^-2和9.79×10¹³cm^-2的铝离子，注入到P⁺接触注入区，形成深度为0.5μm，掺杂浓度为1×10¹⁹cm^-3的P⁺接触5，如图3f；

(F5)采用RCA清洗标准对碳化硅表面进行清洗，烘干后制作C膜保护，然后在1700～1750℃氩气氛围中进行离子激活退火10min。

步骤G.氧化形成栅氧化膜。

(G1)在1200℃下干氧氧化三个半小时之后，再在950℃下湿氧氧化一个小时，形成厚度为100nm的氧化膜；

(G2)通过光刻、刻蚀形成SiO₂隔离介质2，如图3g。

步骤H.淀积形成掺杂浓度为1×10²⁰cm^-3，厚度为200nm的磷离子重掺杂的 多晶硅栅。

用低压热壁化学气相淀积法在碳化硅正面淀积生长200nm的多晶硅，然后通过光刻、刻蚀保留住栅氧化膜上的多晶硅，形成磷离子掺杂浓度为5×10¹⁹cm^-3，厚度为200nm的多晶硅栅1，如图3h，其工艺条件是：淀积温度为600～650℃，淀积压强为60～80Pa，反应气体采用硅烷和磷化氢，载运气体采用氦气。

步骤I.淀积形成源接触金属层和漏接触金属层。

(I1)对整个碳化硅片的正面进行涂胶、显影，形成N⁺以及P⁺欧姆接触区域，淀积300nm/100nm的Al/Ti合金，之后通过超声波剥离使正面形成源极金属3，如图3i；

(I2)在衬底背面淀积300nm/100nm的Al/Ti合金，作为漏极12，如图3i；

(I3)在1100±50℃的氮气气氛中，对整个碳化硅片退火3分钟，形成欧姆接触电极。