具有应力沟道区域的改善的CMOS器件及其制造方法

摘要

本发明涉及具有应力沟道区域的改善的互补金属氧化物半导体(CMOS)器件。具体而言，每个改善的CMOS器件包括具有位于半导体器件结构中的沟道区域的场效应晶体管(FET)，所述半导体器件结构具有顶表面和一个或多个附加的表面，所述顶表面沿第一组的等价的晶体平面中的一个取向，以及所述一个或多个附加的表面沿不同的第二组的等价的晶体平面取向。可以通过晶体蚀刻容易地形成这样的附加的表面。此外，具有固有拉伸或压缩应力的一个或多个应力源层位于所述半导体器件结构的所述附加的表面之上并被设置和构建为向所述FET的所述沟道区域施加拉伸或压缩应力。可以通过假晶生长具有与所述半导体器件结构不同的晶格常数的半导体材料来形成这样的应力源层。

说明书

技术领域

本发明涉及可以在互补金属氧化物半导体(CMOS)电路中使用的半导体器件。更具体而言，本发明涉及包括具有应力沟道区域的至少一个场效应晶体管(FET)的CMOS电路，以及用于通过晶体蚀刻和应力源(stressor)层的假晶生长形成FET的方法。

背景技术

在当前的半导体技术中，典型地，在由单晶半导体材料构成的半导体晶片上制造CMOS器件例如n沟道FET(n-FET)和p沟道FET(p-FET)。

在单晶半导体材料中，可以通过称为米勒指数(Miller index)的数学描述来描述单晶材料的晶胞内的所有晶格方向和晶格平面。具体而言，米勒指数中的符号[hkl]限定了晶向或取向。图1示出了是立方单元的单晶硅晶胞。立方晶胞中的箭头具体指示了某些晶向例如[001]、[100]、[010]、[110]、和[111]。而且，由米勒指数中的符号(hkl)限定单晶硅晶胞的晶体平面或晶面(facet)，该符号指垂直于[hkl]方向的特定的晶体平面或晶面。图2示例性地示出了单晶硅晶胞的晶体平面(100)、(110)、和(111)，其分别垂直于[100]、[110]、和[111]方向。此外，因为晶胞在半导体晶体中是周期性的，在晶体中存在成族或成组的等价的晶向或平面。因此，米勒指数中的符号<hkl>定义了等价的晶向或取向的族或组。例如，<100>方向包括[100]、[010]、和[001]的等价的晶向；<110>方向包括[110]、[011]、[101]、[-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]、和[10-1]的等价的晶向；而<111>方向包括[111]、[-111]、[1-11]、和[11-1]的等价的晶向。相似地，符号{hkl}定义了分别与<hkl>方向垂直的等价的晶体平面或晶面的族或组。例如，{100}平面包括分别与<100>方向垂直的等价的晶体平面的组。

半导体晶片典型地其每一个都具有沿形成晶片的单晶半导体材料(例如，Si)的等价的晶体平面的单组中的一个取向的衬底表面。具体而言，大多数现在的半导体器件被构建在具有沿硅的{100}晶体平面中一个的取向的晶片表面的半导体晶片上。然而，公知电子沿硅的{100}晶体平面具有高的迁移率，而公知空穴沿硅的{110}晶体平面具有高的迁移率。具体而言，沿{100}平面的空穴迁移率值约是对应的沿这样平面的电子空穴迁移率值的1/4到1/2。此外，沿{110}硅表面的空穴迁移率值是沿{100}硅表面的空穴迁移率值的约2倍，而沿{110}表面的电子迁移率值相对于沿{100}硅表面的电子迁移率值明显降低了。

因此，需要提供具有不同的表面取向(即，混合表面取向)的半导体衬底，该不同的表面取向为不同的器件提供了最优化的性能。

此外，半导体器件衬底内的机械应力也可用于调整器件性能。例如，在硅中，当硅膜受到沿膜方向的压缩应力和/或受到沿垂直于硅膜的方向的拉伸应力时可以提高空穴迁移率，而当硅膜受到沿膜方向的拉伸应力和/或受到沿垂直于硅膜的方向的压缩应力时可以提高电子迁移率。因此，可以有利地在p-FET和/或n-FET的沟道区域中产生压缩和/或拉伸应力以提高这样的器件的性能。

然而，对于相同的应力分量，压缩或拉伸应力，会对p-FET和n-FET的性能产生不同的影响。换句话说，沿源极-漏极方向的压缩应力和/或沿垂直于栅极介质层的方向的拉伸应力会改善p-FET的性能但会对n-FET的性能产生不利影响，而沿源极-漏极方向的拉伸应力和/或沿垂直于栅极介质层的方向的压缩应力会改善n-FET的性能但会对p-FET的性能产生不利影响。因此，p-FET和n-FET需要不同类型的应力用于改善性能，这对同时制造高性能p-FET和n-FET提出了挑战，因为难以沿源极-漏极方向将压缩应力施加到p-FET的同时将拉伸应力施加到n-FET，或沿垂直于栅极介质表面的方向将拉伸应力施加到p-FET的同时将压缩应力施加到n-FET。

在以前，使用嵌入的SiGe应力源在p-FET的沟道区域中诱导应变，这与上述方法一致。例如，可以在硅衬底之上外延生长的嵌入的SiGe应力源之间形成压缩应力硅沟道层。如图3中所示，锗的晶格常数大于硅的晶格常数。结果，硅衬底上外延生长的SiGe会产生具有压缩应力的SiGe应力源层，该压缩应力的SiGe应力源层会将压缩应力施加到位于其之间的沟道区域。在另一实例中，可以在硅衬底之上外延生长的嵌入的Si:C应力源之间形成拉伸应力硅沟道层。如图3所示，因为碳的晶格常数小于硅的晶格常数，在硅衬底之上外延生长的Si:C会产生具有拉伸应力的Si:C应力源层，而该拉伸应力Si:C应力源则会将拉伸应力施加到位于其之间的沟道区域。

然而，嵌入的SiGe或Si:C应力源只能用于提高一种类型的FET(n-FET或p-FET)的电子或空穴迁移率，而其会不利地降低互补FET的载流子迁移率。虽然可以在互补FET中独立地形成互补Si:C或SiGe应力源，但是对于p-FET和n-FET使用不同的应力诱导材料需要附加的处理步骤，这些步骤会明显增加处理的复杂性和制造成本。

因此还需要使用相同的应力诱导材料以在n-FET和p-FET中产生不同的应力(即，压缩和拉伸)用于分别提高其中的电子迁移率和空穴迁移率。

发明内容

本发明的发明人发现，通过不同地定位和取向应力源层，使用由相同的应力诱导材料构成的所述应力源层就可以在半导体器件结构内诱导不同类型的应力。

在一方面，本发明涉及一种半导体器件，其包括具有位于半导体器件结构内的沟道区域的场效应晶体管(FET)。具体而言，所述半导体器件结构具有顶表面和一个或多个附加的表面，所述顶表面沿第一组的等价的晶体平面中的一个取向，所述一个或多个附加的表面沿不同的第二组的等价的晶体平面取向。一个或多个应力源层(具有固有压缩或拉伸应力)位于所述半导体器件结构的所述一个或多个附加的表面之上并被设置和构建为向所述FET的所述沟道区域施加应力(拉伸或压缩)。

优选但非必须地，所述半导体器件结构包括单晶硅，而所述第一和第二组的等价的晶体平面选自硅的{100}、{110}、和{111}平面。

在本发明的一个特定的实施例中，所述一个或多个应力源层包含SiGe并因为SiGe与半导体器件结构包含的Si之间的晶格失配而包含固有压缩应力。当所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成锐角时，所述一个或多个应力源层向所述FET的所述沟道区域施加拉伸应力。可选地，当所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成钝角时，所述一个或多个应力源层向所述FET的所述沟道区域施加压缩应力。

在本发明的可选的实施例中，所述一个或多个应力源层包括Si:C并因为Si:C与半导体器件结构包含的Si之间的晶格失配而包含固有拉伸应力。当所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成锐角时，所述一个或多个应力源层向所述FET的所述沟道区域施加压缩应力。可选地，当所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成钝角时，所述一个或多个应力源层向所述FET的所述沟道区域施加拉伸应力。

本发明的半导体器件结构可位于这样的衬底之上，所述衬底包括在其下具有基础半导体衬底层的至少一个绝缘体层，由此形成绝缘体上半导体(SOI)结构，或者其可以位于体半导体衬底结构中。此外，本发明的半导体器件结构可以包括与任何的衬底结构隔离的浮置半导体体。

另一方面，本发明涉及一种半导体器件，其包括具有位于半导体器件结构内的n掺杂的沟道区域的n沟道场效应晶体管(n-FET)。所述半导体器件结构具有顶表面和一个或多个附加的表面，所述顶表面沿第一组的等价的晶体平面中的一个取向，所述一个或多个附加的表面沿不同的第二组的等价的晶体平面取向。具有固有压缩或拉伸应力的一个或多个应力源层位于所述半导体器件结构的所述一个或多个附加的表面之上并被设置和构建为向所述n-FET的所述n掺杂的沟道区域施加拉伸应力。

在本发明的一个特定的实施例中，所述一个或多个应力源层包括其中具有固有压缩应力的SiGe，并优选所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成锐角，以便所述应力源层向所述n-FET的所述沟道区域施加拉伸应力。可选地，所述一个或多个应力源层包括其中具有固有拉伸应力的Si:C，而所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成钝角，以便所述一个或多个应力源层向所述n-FET的所述沟道区域施加拉伸应力。

又一方面，本发明涉及一种半导体器件，其包括具有位于半导体器件结构内的p掺杂的沟道区域的p沟道场效应晶体管(p-FET)。所述半导体器件结构具有顶表面和一个或多个附加的表面，所述顶表面沿第一组的等价的晶体平面中的一个取向，所述一个或多个附加的表面沿不同的第二组的等价的晶体平面取向。具有固有压缩或拉伸应力的一个或多个应力源层位于所述半导体器件结构的所述一个或多个附加的表面之上并被设置和构建为向所述p-FET的所述p掺杂的沟道区域施加压缩应力。

在本发明的一个具体实施例中，所述一个或多个应力源层包括其中具有固有压缩应力的SiGe，并优选所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成钝角，以便所述应力源层向所述p-FET的所述沟道区域施加压缩应力。可选地，所述一个或多个应力源层包括其中具有固有拉伸应力的Si:C，而所述半导体器件结构的所述一个或多个附加的表面与所述顶表面形成锐角，以便所述一个或多个应力源层向所述p-FET的所述沟道区域施加压缩应力。

另一方面，本发明涉及一种用于形成半导体器件的方法，包括：

形成半导体器件结构，所述半导体器件结构具有顶表面和一个或多个附加的表面，所述顶表面沿第一组的等价的晶体平面中的一个取向，以及所述一个或多个附加的表面沿不同的第二组的等价的晶体平面取向；

在所述半导体器件结构的所述一个或多个附加的表面之上形成具有固有压缩或拉伸应力的一个或多个应力源层，其中所述一个或多个应力源层被设置和构建为向所述半导体器件结构施加拉伸或压缩应力；以及

形成具有位于所述半导体器件结构中的沟道区域的场效应晶体管(FET)。

优选但非必须地，可以通过以下步骤形成所述半导体器件结构：

形成具有沿第一组的等价的晶体平面中的一个取向的至少一顶表面的半导体器件层；

选择性地覆盖所述半导体器件层的一部分；

各向异性蚀刻所述半导体器件层的未被覆盖的部分，以暴露所述半导体器件层的底表面和一个或多个侧壁表面中的至少一个，所述底表面和所述侧壁表面沿第一组的等价的晶体平面取向；以及

晶体蚀刻所述半导体器件层的所述底表面和侧壁表面中的所述至少一个以形成取向沿不同的第二组的等价的晶体平面取向的一个或多个附加的表面。

通过晶体蚀刻形成的所述一个或多个附加的表面可以与所述半导体器件层的所述顶表面形成锐角或钝角。

此外，可以通过外延生长具有与所述半导体器件结构不同(即，较大或较小)的晶格常数的半导体材料形成所述一个或多个应力源层，而所述应力源层与所述半导体器件结构之间的晶格失配用于在所述应力源层中产生对应的应力。

通过受保护的公开和所附权利要求，本发明的其它方面、特征和优点将更充分地显而易见。

附图说明

图1示出了具有通过箭头具体指示的某些晶体取向的硅晶体晶胞；

图2示出了硅晶体晶胞中的某些具体的晶体平面；

图3示例了Si:C、Si、和SiGe的晶格和在具有较大晶格常数(晶格2)的第一材料层上假晶生长具有较小晶格常数(晶格1)的第二材料层；

图4为模拟的应力等高线图，其示例了在硅衬底中嵌入的两个SiGe结构周围的应力分布；

图5为根据本发明的一个实施例的具有位于梯形半导体器件结构内的沟道区域的示例性FET器件的横截面图，该梯形半导体器件结构具有在其顶表面与侧壁表面之间形成的锐角；

图6-9示例了根据本发明的一个实施例的用于制造图5中的FET器件的示例性处理步骤；

图10-12示例了根据本发明的一个实施例的用于制造具有位于双梯形半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤，该双梯形半导体器件结构具有在其顶表面与侧壁表面之间形成的锐角；

图13为根据本发明的一个实施例的具有位于梯形半导体器件结构内的沟道区域的示例性FET器件的横截面图，该梯形半导体器件结构具有在其顶表面与侧壁表面之间形成的钝角；

图14-16示例了根据本发明的一个实施例的用于制造图5的FET器件的示例性处理步骤；

图17-19示例了根据本发明的一个实施例的用于形成具有位于梯形半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤，该梯形半导体器件结构与图13示出的结构相似但却在FET栅极叠层之下具有显著的底切；

图20-23示例了根据本发明的一个实施例的用于形成具有位于沙漏形半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤，该沙漏形半导体器件结构具有在其顶表面与侧壁表面之间形成的锐角；以及

图24-26示例了根据本发明的一个实施例的用于形成具有位于半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤，该半导体器件结构包含具有在其顶表面与侧壁表面之间形成的锐角的浮置半导体体。

具体实施方式

在下面的描述中，为了全面理解本发明，阐述了许多具体细节例如特定的结构、部件、材料、尺寸、处理步骤以及技术。然而，本领域内的一般技术人员将理解，可以实践本发明而没有这些具体细节。在其它实例中，为了避免使本发明不清楚，没有详细描述公知的结构或处理步骤。

应该理解，当作为层、区域或衬底的部件被称作“在另一部件上”或“在另一部件之上”时，其可以直接在其它部件上或者也可以存在中间部件。相反，当部件被称作“直接在另一部件上”或“直接在另一部件之上”时，则不存在中间部件。同样应该理解，当部件被称作“在另一部件下”或“在另一部件之下”时，其可以直接在其它部件下或之下，或者可以存在中间部件。相反，当部件被称作“直接在另一部件下”或“直接在另一部件之下”时，则不存在中间部件。

如上所述，在本发明中所使用的术语“等价的晶体平面”指通过米勒指数限定的等价的晶体平面或晶面的族。

在这里使用的术语“Si:C”或“碳掺杂的硅”指具有位于其中的替位碳原子的单晶硅。替位碳原子和硅原子形成了硅碳合金，其仍然是半导体材料。在本发明中使用的Si:C或碳掺杂的硅因此与碳化硅有所区别，碳化硅是包含碳硅化合物的介质材料。

本发明提供了具有可以容易地通过晶体蚀刻和半导体材料的假晶生长形成的应力源层的半导体器件结构的各种配置。具体而言，可以以各种不同的方式设置和构建本发明的半导体器件和应力源层，以在FET器件的沟道区域中提供不同的应变条件用于获得最优化的器件性能。

本发明的发明人发现，依赖于与应力诱导结构相关的应力测量点的位置，在半导体衬底中嵌入的特定的应力诱导结构可以诱导不同类型的应力。

例如，图4示出了在硅衬底内嵌入的两个压缩应力SiGe层附近的应力分布。沿与这样的SiGe层的直线部分垂直的方向将两条白色虚线绘制在SiGe层的各自的末端。每个压缩应力SiGe层在直接邻近SiGe层的直线部分的白色虚线的一侧处的区域内诱导拉伸应力，而在远离SiGe层的直线部分的白色虚线的另一侧处的区域内诱导压缩应力。

由此可以推断，如果在位于直接邻近SiGe层的直线部分的白色虚线一侧处的区域内的图4的硅衬底中形成沟道层，这样的沟道层将包含拉伸应力并归因于提高的电子迁移率而适用于形成n沟道FET。然而，如果在在远离SiGe层的直线部分的白色虚线的另一侧的区域内的图4的硅衬底中形成沟道层，相反，这样的沟道层将包含压缩应力并归因于提高的空穴迁移率而适用于形成p沟道FET。

虽然图4仅仅示出了在硅衬底中嵌入的压缩应力SiGe层的应力分布，但是对于在硅衬底中嵌入的拉伸应力Si:C层已观察到相似的应力分布，除了嵌入的Si:C层所产生的应力类型恰好与图4中所示的应力类型相反。具体而言，拉伸应力Si:C层在位于直接邻近Si:C层直线部分的白色虚线一侧处的区域内诱导压缩应力，而其会在远离Si:C层的直线部分的白色虚线另一侧处的区域内诱导拉伸应力。

总之，依赖于这样的区域相对于嵌入的应力源层的空间关系，包含特定类型的固有应力(即，压缩应力或拉伸应力)的嵌入的应力源层可用于在半导体衬底的不同区域内产生不同类型的应力。因此，通过改变FET沟道区域与应力源层的相对位置，相同类型的应力源层可用于在FET沟道内产生不同类型的应力。相应地，使用同一类型的应力源，以很少的附加处理步骤或者不使用附加处理步骤就可以同时提高n-FET和p-FET的器件性能。

图5示出了具有位于梯形半导体结构14中的沟道区域的示例性FET器件的横截面图。梯形半导体结构14位于衬底结构之上，所述衬底结构包括绝缘体层12和基础半导体衬底10和下面的包括栅极介质层22、栅极导体24、介质覆层26、和可选的间隔物27与28的栅极叠层。梯形半导体器件结构14具有与栅极介质层22直接接触的上表面14A和两个倾斜的侧壁表面14B。在梯形半导体器件结构14的上表面14A与侧壁表面14B之间形成了锐角。FET沟道(未示出)通过栅极叠层限定并由此位于栅极介质层22之下的梯形半导体器件结构14的一部分中。

包含压缩或拉伸类型的固有应力的两个应力源层30被形成在梯形半导体器件结构14的两个倾斜的侧壁表面14B之上，如图5中所示。沿与这样的应力源层30的直线部分垂直的方向将两条虚线绘制在应力源层30的各自的末端。如上面所解释的，包含特定类型的固有应力(压缩或拉伸)的应力源层30会在直接邻近应力源层30的直线部分的虚线的一侧处的梯形半导体器件结构14的区域中产生相反类型的应力，而应力源层30会在远离应力源层30的直线部分的虚线的另一侧处的梯形半导体器件结构14的区域内产生相同类型的应力。由此，包括直接在栅极介质层22之下的部分的大部分的梯形半导体器件结构14位于直接邻近应力源层30的直线部分的虚线的一侧，在包括直接在栅极介质层22之下的部分的大部分的梯形半导体器件结构14中应力源层30会产生相反类型的应力。

相应地，位于直接在栅极介质层22之下的梯形半导体器件结构14的一部分内的FET沟道(未示出)将具有与应力源层30所包含的固有应力相反类型的应力。例如，当应力源层30包含固有压缩应力时，FET沟道(未示出)将具有拉伸应力并归因于提高的电子迁移率而适用于形成n-FET的n沟道。可选地，当应力源层30包含固有拉伸应力时，FET沟道(未示出)将具有压缩应力并归因于提高的空穴迁移率而适用于形成p-FET的p沟道。

图6-9示例了根据本发明的一个实施例的用于制造图5的FET器件的示例性处理步骤。

首先，在衬底结构5之上形成包括栅极介质层22、栅极导体24、介质覆层26、和可选的间隔物27与28的构图的栅极叠层，衬底结构5优选具有绝缘体上半导体(SOI)结构并包括基础半导体衬底10、绝缘体层12、半导体器件层13，如图6中所示。

基础半导体衬底10可以包括任何适合的半导体材料，其包括但不局限于：以其单晶或多晶形成存在的Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它III-V族或II-VI族化合物半导体。基础半导体衬底10也可以包括有机半导体或分层的半导体例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe。优选地，基础半导体衬底10包括包含Si的半导体材料，即，包括硅的半导体材料。更优选地，基础半导体衬底10基本上由体单晶硅构成。可选地，基础半导体衬底10可以在其中包括一个或多个掩埋绝缘体层(未示出)。基础半导体衬底层10可以是掺杂的、未掺杂的或在其中同时包含掺杂的区域和未掺杂的区域(未示出)。

绝缘体层12可以包括任何适合的绝缘体材料，并且其典型地包括晶体相或非晶体相的氧化物、氮化物、氮氧化物。绝缘体层12的物理厚度典型地在约10nm到约400nm的范围内，更典型地从20nm到约200nm。

半导体器件层13可以包括任何单晶半导体材料，其包括但不局限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它III-V族或II-VI族化合物半导体。优选地，半导体器件层13包括包含Si的半导体材料，即，包括硅的半导体材料。更优选地，半导体器件层13基本上由单晶硅构成并具有沿硅的第一组等价的晶体平面中的一个取向的上表面13A。在本发明的一个特定实施例中，半导体器件层13的上表面13A沿硅的{100}平面中的一个平面取向，由此半导体器件层13可用于形成n-FET器件的沟道区域。在本发明的可选的实施例中，半导体器件层13的上表面13A沿硅的{110}平面中的一个平面取向，由此半导体器件层13可用于形成p-FET器件的沟道区域。注意，半导体器件层13和基础半导体衬底层10可以由相同的半导体材料或不同类型的半导体材料形成。

可以通过化学气相淀积、热氧化或其组合在基础半导体衬底层10之上淀积绝缘体层12，并接着淀积半导体器件层13，原位形成图6中所示SOI衬底结构5。可选地，可以通过以预定的深度将氧离子注入到体半导体衬底中的硅注入氧化物(SIMOX)方法，接着通过高温退火以使半导体衬底材料与注入的氧离子进行反应，由此在半导体衬底中在预定深度处形成氧化物层，来原位形成图6中的SOI衬底结构5。此外，可以通过晶片接合或层转移技术使用预先形成的绝缘体和半导体层来制造图6中的SOI衬底结构5。

本发明的栅极介质层22可以包括任何适当的介质材料，其包括但不局限于：氧化物、氮化物、氮氧化物和/或硅酸盐(包括金属硅酸盐和氮化的金属硅酸盐)。在一个实施例中，优选栅极介质层22包括氧化物例如SiO₂、HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃、SrTiO₃、LaAlO₃、及其混合物。依赖于采用的具体的淀积技术，栅极介质层22的物理厚度可以宽范围地变化。通常，栅极介质层24具有从约0.5到约10nm的厚度，更典型地厚度从约1到约5nm。可以通过例如氧化、氮化或氧氮化的热生长方法形成栅极介质层22。可选地，可以通过淀积方法例如化学气相淀积(CVD)、等离子体辅助CVD、原子层淀积、蒸发、反应溅射、化学溶液淀积和其它相似的淀积方法的形成栅极介质层22。也可以利用任何的上述方法的组合来形成栅极介质层22。

通过首先在栅极介质层22之上淀积均厚(blanket)栅极导体层(未示出)和均厚介质覆层(未示出)，接着通过利用常规光刻和蚀刻将均厚栅极导体层(未示出)和介质覆层(未示出)构图为栅极导体24和可选的介质覆层26，由此在栅极介质层22之上形成栅极导体24和可选的介质覆层26。光刻步骤(优选反栅极层(PC)光刻)包括给均厚介质覆层(未示出)的上表面施加光致抗蚀剂(未示出)，将光致抗蚀剂(未示出)暴露到希望的辐射图形并利用常规的抗蚀剂显影剂显影曝光的光致抗蚀剂(未示出)。然后利用一个或多个干法蚀刻步骤，将光致抗蚀剂(未示出)中的图形转移到下面的介质覆层(未示出)、均厚栅极导体层(未示出)、和均厚栅极介质层(未示出)。可以在本发明中使用的适当的干法蚀刻方法包括但不局限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。优选但非必须地，栅极导体层24包括多晶硅(poly-Si)，而介质覆层26包括氮化硅。优选通过RIE技术进行蚀刻步骤。然后，在蚀刻完成之后，通过抗蚀剂剥离来去除构图的光致抗蚀剂(未示出)。

虽然图6示出了在例如蚀刻、应力源淀积、掺杂剂注入的后续的处理步骤之前形成栅极叠层，但是也应该理解可以首先形成虚栅极(未示出)来代替图6中的如上所示的栅极叠层，然后，这样的虚栅极(未示出)在后续的处理步骤完成之后的替换栅极工艺期间可以被功能栅极叠层所替代。

接下来，利用栅极叠层作为掩模进行各向异性蚀刻步骤以构图半导体器件层13，如图7中所示。构图的半导体器件层13包括与栅极底层对准的暴露的侧壁13B，而且这样的暴露的侧壁13B沿与半导体器件层13的上表面13A相同的等价晶体平面的组取向。以各向异性的方式选择性蚀刻氧化硅和氮化硅之上的硅的任何的适宜的蚀刻化学可用于构图半导体器件层13。

优选但非必须地，通过使用一种或多种干法蚀刻方法例如反应离子蚀刻(RIE)、溅射蚀刻、气相蚀刻、离子束蚀刻、等离子体蚀刻、和激光烧蚀来实施半导体器件层13的各向异性蚀刻。干法蚀刻方法是具有方向性的(即，各向异性)，但是它们通常对不同的晶面或取向不具选择性，即，其沿所有方向以近似相等的速率蚀刻半导体材料。在本发明的特别优选的实施例中，使用反应离子蚀刻(RIE)方法来构图半导体器件层13。

接着，进行横向蚀刻步骤以从构图的半导体层13之下选择性地去除绝缘体层12的一部分，由此形成底切区域2并暴露构图的半导体器件层13的下表面13C的一部分，如图8中所示。可以利用选择性蚀刻半导体器件层13包含的半导体材料之上的层12所包含的绝缘体材料的任何适宜的蚀刻化学来进行横向蚀刻步骤。

在形成底切区域2并暴露了构图的半导体器件层13的下表面13C之后，进行晶体蚀刻步骤，以蚀刻构图的半导体器件层13的暴露的侧壁表面13B和下表面13C的暴露的部分。

优选通过采用蚀刻溶液例如基于氢氧化物的蚀刻溶液、基于乙二胺邻苯二酚(EDP)的蚀刻溶液等的一种或多种湿法蚀刻方法来实施半导体器件层13的晶体蚀刻，以沿不同的晶体平面或取向的显著不同的速率蚀刻半导体器件层13。因此，晶体蚀刻是各向异性蚀刻，但是通过晶体蚀刻方法形成的蚀刻图形会沿蚀刻快的晶体平面行进并最终被蚀刻慢的晶体平面所终止。

例如，包括约23.4％的KOH、13.3％的异丙醇(IPA)、和63.3％的水的蚀刻溶液，在被加热到约80℃时，沿{100}平面蚀刻单晶硅的蚀刻速率为约1.0μm/分钟，而沿{110}平面的蚀刻速率为约0.06μm/分钟。换句话说，该蚀刻溶液蚀刻{100}平面的速率是蚀刻{110}平面的速率的17倍。因此，这样的蚀刻溶液可用于蚀刻硅衬底以形成终止在{110}平面的凹陷。

相反，包括约44％的KOH、和56％的水的蚀刻溶液，在被加热到约120℃时，沿{110}平面蚀刻单晶硅的蚀刻速率为约11.7μm/分钟，沿{100}平面的蚀刻速率为约5.8μm/分钟，而沿{111}平面的蚀刻速率为约0.02μm/分钟。换句话说，该蚀刻溶液蚀刻{110}和{100}平面明显快于蚀刻{111}平面(分别快约550和250倍)。因此，这样的蚀刻溶液可用于蚀刻硅衬底以形成终止在{111}平面的凹槽。

在本发明中，使用以大于其它晶体平面的蚀刻速率蚀刻半导体器件层13的暴露的下表面13C和侧壁表面13B的晶体平面的蚀刻化学来进行晶体蚀刻步骤，由此晶体蚀刻沿与下表面13C和侧壁表面13B不同的一组晶体平面终止。如图9中具体所示，晶体蚀刻半导体器件层13以形成梯形半导体器件结构14，该梯形半导体器件结构14具有沿第一组的晶体平面取向的上表面14A和沿不同的第二组的晶体平面取向的侧壁表面14B。不同的第二组的晶体平面倾斜地远离第一组的晶体平面，并且在梯形半导体器件结构14的上表面14A与侧壁表面14B之间形成锐角。

注意，虽然典型地使用干法蚀刻用于各向异性蚀刻，但是例如RIE的某些干法蚀刻方法也可以用于晶体蚀刻。在RIE中，将衬底设置在其中引入了若干气体的反应器中。使用射频(RF)电源在气体混合物中引入等离子体，以将气体分子分裂为离子。向被蚀刻的材料的表面加速离子并与其反应，形成另一气态材料。这称为反应离子蚀刻的化学部分，其是各向同性的。RIE还具有物理性质：如果离子具有足够的能量，离子可以将原子从被蚀刻的材料撞出而没有化学反应。RIE的物理蚀刻性质是高度各向异性的。因此，RIE是包括化学和物理蚀刻的复杂的过程。通过精心调整RIE的化学性质和物理性质之间的平衡，该方法可用于获得各向异性或晶体蚀刻结果。相似地，虽然典型地使用湿法蚀刻用于晶体蚀刻，还可以使用某些湿法蚀刻化学以获得各向异性蚀刻结果。

因此，本发明并不局限于使用干法蚀刻用于各向异性蚀刻方法和使用湿法蚀刻用于晶体蚀刻方法，而是包括可用于获得如上所述的希望的各向异性和晶体结果的所有适合的蚀刻方法和技术。

在形成梯形半导体器件结构14之后，进行外延生长步骤以沿梯形半导体器件结构14的倾斜的侧壁14B假晶生长应力源结构30，以形成图5中的FET器件结构。

应力源结构30可以包括具有与梯形半导体器件结构14不同的晶格常数的任何半导体材料，以便应力源结构30与半导体器件结构14之间的晶格失匹可以在应力源30和半导体器件结构14中产生拉伸或压缩应力，如上所述。例如，当应力源结构30包含SiGe时，将在应力源结构30中产生压缩应力，而在位于梯形半导体器件结构14中的FET沟道(未示出)中产生拉伸应力。以该方式，梯形半导体器件结构14适用于形成n-FET中的n沟道。可选地，当应力源结构30包含Si:C时，将在应力源结构30中产生拉伸应力，而在位于梯形半导体器件结构14中的FET沟道(未示出)中产生压缩应力。以该方式，梯形半导体器件结构14适用于形成p-FET的p沟道。

可以进一步实施附加的CMOS处理步骤例如源极/漏极扩展注入、源极/漏极注入、自对准硅化(salicidation)等，以形成包含具有希望的应力(拉伸或压缩)的沟道区域的完整的FET(n沟道或p沟道)器件结构。

图10-12示例了根据本发明的一个实施例的用于制造具有位于双梯形半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤，该双梯形半导体器件结构具有在其顶表面与侧壁表面之间形成的锐角。

具体而言，在各向异性构图半导体器件层13之后，进行横向蚀刻步骤以形成相对小的底切区域2(相对于图8中所示的底切区域2)，以便半导体器件层13的后续晶体蚀刻形成具有上表面14A和侧壁表面14B的双梯形半导体器件结构14，如图10-11中所示。如图11中所示，虽然现在侧壁表面14B的下部向外展开以形成用于双梯形半导体器件结构14的基体，但是侧壁表面14B的上部与双梯形半导体器件结构14的上表面14A形成锐角。然后，可以进行外延生长步骤以沿双梯形半导体器件结构14的侧壁14B的上部和下部假晶生长应力源结构30，如图12中所示。

图13为根据本发明的一个实施例的具有位于梯形半导体器件结构15内的沟道区域的示例性FET器件的截面图。除了在梯形半导体器件结构15的顶表面15A与侧壁表面15B之间形成的是钝角(而不是锐角)之外，图13的梯形半导体器件结构15与图5的梯形半导体器件结构14相似。

在梯形半导体器件结构15的倾斜的侧壁表面14B之上形成应力源层30，如图13中所示。沿与这样的应力源层30的直线部分垂直的方向将两条虚线绘制在应力源30的各自的末端。如上面解释的，包含某特定类型的固有应力(压缩或拉伸)的应力源层30会在直接邻近应力源层30的直线部分的虚线的一侧处的梯形半导体器件结构15的区域内产生相反类型的应力，而应力源层30将在远离应力源层30的直线部分的虚线的另一侧处的梯形半导体器件结构15的区域内产生相同类型的应力。由于包括直接在栅极介质层22之下的部分的大部分的梯形半导体器件结构15位于远离应力源层30的直线部分的虚线的一侧处，因此应力源层30会在包括直接在栅极介质层22之下的部分的大部分的梯形半导体器件结构15内产生相同类型的应力。

相应地，直接在栅极介质层22之下的梯形半导体器件结构15的部分内的FET沟道(未示出)将会具有与应力源层30包含的应力同样类型的应力。例如，当应力源层30包含固有压缩应力时，FET沟道(未示出)会具有压缩应力并因为提高的空穴迁移率而适用于形成p-EFT的p沟道。可选地，当应力源层30包含固有拉伸应力时，FET沟道(未示出)会具有拉伸应力并因为提高的电子迁移率而适用于形成nEFT的n沟道。

根据本发明的一个实施例，通过图14-16的示例性处理步骤，可以容易地形成图13的梯形半导体器件结构15。

首先，如图14中所示，在优选具有绝缘体上半导体(SOI)结构并包括基础半导体衬底10、绝缘体层12、和半导体器件层13的衬底结构5之上形成包括栅极介质层22、栅极导体层24、介质覆层26、和可选的间隔物27与28的构图的栅极叠层。接下来，如图15中所示，进行各向异性蚀刻步骤以构图半导体器件层13，而暴露器件层13的上表面13A的一部分和侧壁表面13B。接着如图16中所示，晶体蚀刻这样的构图的半导体器件层13，由此形成具有上表面15A与侧壁表面15B之间形成的钝角的梯形半导体器件结构15。在梯形半导体器件结构15的侧壁表面15B之上假晶生长应力源结构30，形成如图13所示的FET器件。

图17-19示出了根据本发明的一个实施例的用于形成另一具有位于梯形半导体器件结构内的沟道区域的示例性FET器件的处理步骤，该梯形半导体器件结构与图13中所示的结构相似，但是其在FET栅极叠层之下具有明显的底切。具体而言，通过各向异性蚀刻步骤构图半导体器件层13，而暴露层13的上表面13A的相对较小的部分(与图15中所示的结构相比较)，如图17中所示。接下来如图18所示，晶体蚀刻这样的构图的半导体器件层13，由此形成底切栅极叠层的梯形半导体器件结构15。在图18的梯形半导体器件结构15的侧壁表面15B之上假晶生长应力源结构30，会形成如图19所示的FET器件。

图20-23示出了根据本发明的一个实施例的用于形成具有位于沙漏形半导体器件结构内的沟道区域的FET器件的示例性处理步骤。具体而言，首先，如图20中所示，在体半导体衬底结构13之上形成包括栅极介质层22、栅极导体层24、介质覆层26、和可选的间隔物27与28的构图的栅极叠层。接下来，如图21中所示，进行各向异性蚀刻步骤以在体半导体衬底结构13中形成具有暴露的沟槽侧壁13B的沟槽11。然后如图22所示，沿沟槽11晶体蚀刻体半导体器件层13，由此形成具有上表面16A和侧壁表面16B的沙漏形半导体器件结构16，而在顶表面16A与侧壁表面16B的上部之间形成锐角。在图12的沙漏形半导体器件结构16的侧壁表面16B之上假晶生长应力源结构30，形成如图23所示的FET器件。

图24-26示出了根据本发明的一个实施例的用于形成具有位于包含浮置半导体体的半导体器件结构内的沟道区域的示例性FET器件的示例性处理步骤。

具体而言，在优选具有绝缘体上半导体(SOI)结构并包括基础半导体衬底10、绝缘体层12、和半导体器件层13的衬底结构5之上形成包括栅极介质层22、栅极导体层24、介质覆层26、和可选的间隔物27与28的构图的栅极叠层。半导体器件层13具有上表面13A，进行各向异性蚀刻步骤以在体半导体衬底结构13内形成具有暴露的沟槽侧壁13B的沟槽11，如图24A中所示。图24B示出了图24A所示结构的顶视图。具体而言，构图的栅极叠层延伸超过在由半导体器件层13限定的有源区域至邻近的隔离区域9。

邻近的隔离区域9给栅极叠层提供所需的结构支撑，以便可以晶体蚀刻半导体器件层13以形成半导体器件结构17，该半导体器件结构17包括直接在栅极叠层之下的浮置的上部分和位于绝缘体层12内但未与浮置的上部分连接的下部分，如图25A中所示。半导体器件结构17的浮置的上部分具有上表面17A和侧壁表面17B，而在上表面17A和侧壁表面17B之间形成了锐角。图25B示出了图24A的结构的顶视图。半导体器件结构17的浮置的上部分可以穿过图25B中的栅极叠层观察到。在图25A的半导体器件结构17的侧壁表面17B之上假晶生长应力源结构30，形成如图26所示的FET器件。

注意，图5-26示例性地示出了根据本发明的特定的实施例的示例性CMOS器件结构和处理步骤，但是显然，本领域内的一般技术人员可以容易地对这样的器件结构和处理步骤进行修改以适应特定的应用要求，而与上面描述的一致。例如，虽然图5-26示出的半导体衬底示例了具有沿单晶硅的{110}或{100}晶体平面取向的上表面的半导体衬底，但是还可以在本发明的半导体衬底中使用其它适宜的晶体平面例如单晶硅的{111}、{211}、{311}、{511}、和{711}平面。而且，其它不具有立方体晶胞的单晶半导体衬底材料，例如，具有六方晶胞的单晶氮化镓也可以用于制造本发明的CMOS器件。本领域内的一般技术人员可以容易地修改图5-26中所示的器件结构和处理步骤以适应其它的衬底结构、晶体取向、或半导体材料，而与本发明的精神和原理相一致。

虽然在这里参考特定的实施例、特征和方面描述了本发明，但是应该认识到，本发明并不局限于此，而是在应用中延伸到其它修改、变化、应用、和实施例，并由此认为所有这样的其它修改、变化、应用、和实施例都落入本发明的精神和范围之内。