硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法

摘要

一种硅基高迁移率III-V/Ge沟道的CMOS制备方法，包括：在硅衬底上生长锗层；第一次退火后，在锗层上依次生长低温成核砷化镓层、高温砷化镓层、在生长半绝缘InGaP层和砷化镓盖层，形成样品；将样品的砷化镓盖层进行砷化镓抛光工艺，将样品进行第二次退火后生长nMOSFET结构；在nMOSFET结构的表面，选区ICP刻蚀，从nMOSFET结构向下刻蚀到锗层，形成凹槽，并在凹槽内及nMOSFET结构的表面PECVD生长二氧化硅层；在选区刻蚀的位置再次进行ICP刻蚀二氧化硅层到锗层，形成沟槽；清洗样品，采用超高真空化学气相沉积的方法，在沟槽内生长锗成核层和锗顶层；对锗顶层进行抛光，并去掉nMOSFET结构上的部分二氧化硅层；在nMOSFET结构和锗顶层上进行源、漏和栅的CMOS工艺完成器件的制备。

说明书

技术领域

本发明涉及微电子领域，将超高真空化学气相沉积与MOCVD结合，并且利用高深宽比限制技术，实现硅基高迁移率III-V/Ge沟道材料同时集成，应用于硅基III-V/Ge沟道CMOS器件中。 

背景技术

特征尺寸下降到22nm节点，以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来实现提高芯片的工作速度、增加集成度以及降低成本的目的，出现了困难。纳米加工工艺成本的增加，短沟道效应降低了栅控能力，以及硅材料本身迁移率的限制等因素否定了继续缩小器件特征尺寸的可能性。因此，各种可能的方案不断产生，Intel于2012年4月在中国推出的第三代Ivy Bridge处理器为采用了3D三栅Fin-FET的22nm制程工艺。而通过采用III-V/Ge高迁移率沟道是另一种解决方案。 

III-V族化合物半导体的电子迁移率远大于硅(GaAs、InAs材料的电子迁移率分别可达到9000cm²V^-1·s^-1、40000cm²V^-1·s^-1，而硅的只有1300cm²V^-1·s^-1)，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料；同时锗的空穴迁移率(1800cm²V^-1·s^-1)也大于硅(500cm²V^-1·s^-1)。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料以及锗材料代替应变硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前沿和热点。 

在Si衬底上外延高质量的III-V族半导体材料以及锗材料是制备大面积低成本Si基高迁移率CMOS器件的前提。硅基锗材料的外延和器件的研 究一直是微电子和光电子的一个重点，采用超高真空化学气相外延(UHVCVD)可以获得高质量平整表面的锗层。另一方面，GaAs是研究较为成熟的III-V族半导体材料，但是进行硅基GaAs的外延时会遇到很多问题。Si和GaAs的晶格失配较大(4.1％)，热失配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。国际上Si基III-V族半导体材料的生长一般通过锗层来过渡，然后以MOCVD控制GaAs层的生长来实现高质量的III-V族层。 

但是将锗材料和III-V化合物半导体材料集成在同一个硅衬底上并且实现CMOS功能的工艺方案并未实现。目前，唯一接近目标的是将InGaAs沟道通过键合到锗衬底上实现了同时集成nMOSFET和pMOSFET的原型锗基CMOS器件(M.Yokoyama et al，Appl.Phys.Express5，076501，2012)。解决III-V族N型沟道和锗P型沟道的另外一个方案是采用硅基选区外延的办法，但是选区外延获得的III-V或者锗材料的质量均不理想(尺寸微米级别)，该方案实现的可能性有待考察；同时极小尺寸选区外延通过高的深宽比限制(aspect ratio trapping，ART)近年来获得很大的关注(J.S.Park et al，Appl.Phys.Lett.90，052113，2007)，在SiO2沟槽中，外延材料是沿着{311}和{111}晶族组成的晶面(平行于沟槽的方向)进行生长的，Si-Ge界面处的失配位错等缺陷一般是顺沿着外延层的生长方向延伸的。这样，当这些失配位错遇到SiO2壁时就受到阻挡，不能延伸到顶层。但是通过该方案获得硅基高迁移率N、P沟道的集成尚未实现。 

本方法中采用超高真空化学气相沉积从硅衬底过渡到锗层，通过底层弛豫锗来消除4％的应变，由于砷化镓与锗的晶格失配只有800ppm，从锗层到砷化镓，减少了失配位错的产生，采用高低温砷化镓层的配合来解决反向畴以及缺陷的问题。另外，为了使高迁移率的III-V族半导体与锗区集成在硅衬底上，采用了选区刻蚀以及ART外延Ge材料的方法；然后通过源漏栅工艺，最终实现高迁移率InGaAs的N型沟道和锗的P型沟道的硅 基集成。 

发明内容

本发明的目的在于，提供一种硅基高迁移率III-V/Ge沟道的CMOS制备方法，来获得将III-V族半导体高电子迁移率特性和Ge高空穴迁移率特性的高速硅基CMOS。 

本发明提供一种硅基高迁移率III-V/Ge沟道的CMOS制备方法，包括以下步骤： 

步骤1：在清洗好的硅衬底上，采用超高真空化学气相沉积生长锗层； 

步骤2：将硅衬底立即放入MOCVD反应室中，第一次退火后，在锗层上依次生长低温成核砷化镓层、高温砷化镓层、在生长半绝缘InGaP层和砷化镓盖层，形成样品； 

步骤3：将样品取出，对砷化镓盖层进行砷化镓抛光工艺，并清洗MOCVD反应室和样品舟，将样品清洗后放入MOCVD反应室，第二次退火后生长nMOSFET结构； 

步骤4：在nMOSFET结构的表面，选区ICP刻蚀，从nMOSFET结构向下刻蚀到锗层，形成凹槽，并在凹槽内及nMOSFET结构的表面PECVD生长二氧化硅层； 

步骤5：在选区刻蚀的位置再次进行ICP刻蚀二氧化硅层到锗层，形成沟槽； 

步骤6：清洗样品，采用超高真空化学气相沉积的方法，在沟槽内生长锗成核层和锗顶层； 

步骤7：对锗顶层进行抛光，并去掉nMOSFET结构上的部分二氧化硅层； 

步骤8：在nMOSFET结构和锗顶层上进行源、漏和栅的CMOS工艺完成器件的制备。 

本发明的有益效果是： 

1、采用锗层从硅过渡到III-V层，然后通过低温的砷化镓层获得高的晶格质量； 

2、采用超薄层III-V族层抛光，获得平整III-V族表面； 

3、结合ART方法实现了高质量Ge材料与III-V族材料的硅基集成。 

附图说明

为进一步说明本发明的具体技术内容，以下结合实例及附图对本发明坐进一步描述，其中： 

图1是本发明的制备流程图示意图； 

图2至图9是本发明各步骤的结构示意图。 

具体实施方式

请参阅图1并结合参阅图2至图9，本发明提供一种硅基高迁移率III-V/Ge沟道的CMOS制备方法，包括以下步骤： 

步骤1：在清洗好的硅衬底1上，采用超高真空化学气相沉积生长锗层2(参阅图2)。该硅衬底1为偏[011]方向4°的(100)衬底，衬底偏角为了保证在最终的锗层表面形成原子台阶来抑制砷化镓成核时的反向畴，衬底偏角一般在3°到6°；通过锗层来实现晶格常数向砷化镓的过渡，锗层的缺陷密度需要在1×10⁶cm^-2以下，表面粗糙度RMS小于0.5nm。 

步骤2：将硅衬底1立即放入MOCVD反应室中，第一次退火后，在锗层2上依次生长低温成核砷化镓层3、高温砷化镓层4、在生长半绝缘InGaP层5和砷化镓盖层6(参阅图2)，形成样品。其中，第一次退火的温度大于700℃，时间为20-30分钟；之后的第二次退火的温度和生长高温砷化镓层4、半绝缘InGaP层5、砷化镓盖层6和nMOSFET结构7是相同的，均为620-660℃之间，第二次退火在砷烷的保护气氛下进行。生长半绝缘InGaP层5与锗层2是晶格匹配的，其生长速率是0.1nm/s-0.25nm/s，V/III为75-125。其中生长半绝缘InGaP层5时掺杂剂为二茂铁，其流量与半绝缘InGaP层5所用的III族源TMIn和TMGa的流量之和的比大约为1∶1000，数量级在1×10^-8mol/min。 

步骤3：将样品取出，对砷化镓盖层6进行砷化镓抛光工艺，并清洗MOCVD反应室和样品舟，将样品清洗后放入MOCVD反应室，第二次退火后生长nMOSFET结构7(参阅图2)。其中，砷化镓盖层6的厚度为70-100nm，对其进行抛光时抛去的厚度在50nm以下，达到的粗糙度为0.5nm以下。 其中nMOSFET结构7包括依次生长的砷化镓缓冲层、Al_0.3Ga_0.7As势垒层、In_0.25Ga_0.75As沟道层、In_0.49Ga_0.51P刻蚀停止层和GaAs掺杂接触层，并且对Al_0.3Ga_0.7As势垒层进行硅的delta掺杂，该层为nMOSFET的一种结构，可以优化为其他参数。 

步骤4：在nMOSFET结构7的表面，选区ICP刻蚀，从nMOSFET结构7向下刻蚀到锗层2，形成凹槽(参阅图3)，并在凹槽内及nMOSFET结构7的表面PECVD生长二氧化硅层8(参阅图3)。其中，选区ICP刻蚀凹槽的图形为平行的，槽宽为500nm，凹槽的间距为500-1000nm，凹槽底部向下刻蚀掉锗层2一定厚度50-100nm；二氧化硅层8在凹槽内的顶部与nMOSFET结构7的顶部持平(参阅图4)。 

步骤5：在选区刻蚀的位置再次进行ICP刻蚀二氧化硅层8到锗层2，形成沟槽(参阅图5)。其中，ICP刻蚀二氧化硅层8的刻蚀沟槽的槽宽为100-200nm，槽两侧二氧化硅的厚度相同，沟槽的深度与III-V族材料的厚度有关，但是需要保证沟槽的深宽比大于2，来实现ART方法限制Ge层的位错；沟槽两侧的二氧化硅作为绝缘隔离墙。 

步骤6：清洗样品，采用超高真空化学气相沉积的方法，在沟槽内生长锗成核层9和锗顶层10(参阅图6)。其中，锗顶层10的高度高于二氧化硅层8在凹槽内的上表面，高出二氧化硅层8的上表面100-150nm，沟槽内的锗层完全填满。 

步骤7：对锗顶层10进行抛光，并去掉nMOSFET结构7上的部分二氧化硅层8(参阅图7)。其中对锗顶层10进行抛光前进行稀释HF腐蚀，使得nMOSFET层7顶部的二氧化硅层8的厚度减少至50nm，抛光锗顶层10与二氧化硅层8齐平(参阅图8)。 

步骤8：在nMOSFET结构7和锗顶层10上进行源、漏和栅的CMOS工艺(参阅图9)完成器件的制备。 

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。