指令级并行

摘要： 通过对多核处理器体系结构、多核单元内部结构设计及指令级并行运行模式等方面进行深入研究,探索适用于无线通信的多核并行处理器.在分析SIMD体系结构的基础上,从体系结构系统设计到处理单元PE内部电路设计,给出一种多核处理器体系结构,在处理单元中能够实现指令级并行(Instruction-level Parallelism,ILP)和数据级并行(Data-level Parallelism,DLP)处理.%Through in-depth study of the multi-core processor architecture,the internal structure design of multi-core units and the instruction level parallel operation mode,it's to explore suitable for wireless communication of multi-core parallel processor.And based on analysis of the SIMD architecture,from an architectural system design to the processing unit PE internal circuit design,get a multi-core processor architecture,and instruction level parallelism and data level parallelism can be implemented in the processing unit.

摘要： 魂芯DSP处理器是一款32 bit静态超标量、分簇结构的、支持SIMD的VLIW处理器.魂芯DSP芯片有4个执行簇和3个内存块,但簇间数据传输和寻址会占用总线带宽.魂芯DSP上每个簇中有大量的计算部件,但是现有的编译器框架中指令调度算法是针对非分簇结构的,无法充分利用魂芯DSP的分簇结构特点,产生出高效的指令级并行代码.根据魂芯处理器架构分簇的特点,提出了在魂芯DSP上进行指令分簇和指令调度的启发式算法,并且在开源Open64编译器框架上进行了实现.实验结果表明,该算法在魂芯DSP编译器上的实现可以显著提高一些在DSP上有着计算密集型程序的性能.

摘要： 多核同时多线程处理器(SMT_PAAG)是用于图形、图像及数字信号处理的一种多核处理器.基于这种处理器提出了一种硬件线程调度器,该调度器采用同时多线程技术,最多可同时执行四个线程,支持八个线程阻塞模式下的快速上下文切换.这样避免了因阻塞带来的等待问题,能够有效提高处理器的工作效率和资源利用率.通过在处理器上运行图形处理算法进行性能评测.结果表明,SMT-PAAG处理器通过挖掘指令级并行和线程级并行,将处理器的性能提高了69.25％.

摘要： 同时多线程处理器SMT(Simultaneous Multi-Threading)是用于图形、图像及数字信号处理的一种可以实现指令级并行(ILP)和线程级并行(TLP)的轻核处理器.针对这种处理器提出了一种结构简单的动态指令调度器,用于避免四个活跃线程中指令间的结构冲突和对一些特殊指令的不同要求的调度.结果表明,SMT处理器中的指令调度器通过调度各线程的执行先后顺序,四个线程被选中的概率均接近25%.

摘要： BWDSP100是一款采用超长指令字(VLIW)和单指令多数据流(SIMD)架构的针对高性能计算领域而设计的32位静态标量数字信号处理器,其指令级并行(ILP)主要是通过其特殊的分簇体系结构和SIMD指令来实现,然而现有的编译框架无法对这些特殊的SIMD指令提供支持.由于BWDSP100拥有丰富的SIMD向量化资源,且其所运用的雷达数字信号处理领域对程序的性能要求极高,因此针对BWDSP100结构的特点,在传统Open64编译器中SIMD编译优化框架的基础上提出并实现了一种支持单双字模式选择的SIMD编译优化算法,通过该算法可以显著提高一些在DSP上有着广泛运用计算密集型程序的性能.实验结果表明,与优化前相比,该算法方案在BWDSP编译器上的实现能够平均取得5.66的加速比.

摘要： 提出了一种新型的多态高效并行阵列机结构——萤火虫2号阵列机.该结构的处理单元可以在SIMD和MIMD两种模式下运行,兼有异步执行机制,还可以实现分布式指令级并行处理.采用了硬件的多线程管理器和高效通信机制,这些机制使得此种阵列机能够实现效率很高的线程级并行运算、数据级并行运算和分布式指令级并行运算.尤其值得指出的是,此种阵列机的流处理性能堪与专用集成电路匹敌.该结构还能有效实现静态与动态数据流计算,可以高效实现图形、图像和数字信号处理任务.

摘要： In typical graphics rendering pipeline,the stages after projection such as back-surface culling,viewport transformation,raster-ization and pixel shading,only need fixed point arithmetic operations. But the fixed point arithmetic operation range needs to change in different stage of operation. Hence,a multi-format fixed point Processing Element ( PE) for graphics processing is designed. Such mecha-nisms of superscalar technology as dual-issue instruction word and multi-configuration pipeline are adopted when design,no general reg-isters and LD/ST operations because of direct accessing mode. Particularly,a blockbing bit is set in the instruction word for the control of interconnect communication mode,also a few format bits are set in data word for the control of multi-format fixed point data processing. Parallel processing means like Instruction Level Parallel ( ILP) and Data Level Parallel ( DLP) can be found in design of PE.%典型图形处理管线中的隐藏面消除、视窗变换、图元光栅化和像素着色等渲染阶段只需要定点运算，但是这些定点运算的数值范围需要变动。因此，设计了一种多格式定点处理单元来满足这些运算需求。设计中采用了指令双发射和多配置流水线等超标量处理机制，访存采用直接寻址，不含通用寄存器和LD/ST操作。值得一提的是，指令字中设置了阻塞标志位，用于控制互连通信模式，数据字中设置了格式标志位，用于控制多格式定点数据的处理。处理器实现了指令级并行、数据级并行等并行处理方式。

摘要： 嵌入式应用中,单指令流多数据流(SIMD,single instruction multiple data)结构的向量处理器在蓬勃发展的同时,也面临着如何高效利用其丰富处理资源的问题.在SIMD的向量结构上,处理实际应用中无法被向量化运算的部分,尤其是很多非向量化的循环内部往往含有体间相关,使得SIMD结构的丰富运算资源处于空闲状态.因此,传统的SIMD结构受限于此类应用.提出了一种变型的向量处理器,在保持传统SIMD处理数据并行应用高效性的同时,能够高效地执行包含循环体间数据相关的代码段.实验结果表明,它能获得2.4倍的性能加速,而仅仅占用0.97％的面积开销.

摘要： BWDSP100是一款SIMD和VLIW架构高性能DSP,它的指令级并行性主要通过指令分簇和软件流水来实现.本文针对BWDSP100的特点,提出了一种新的分簇算法——传播分簇,该算法考虑了负载均衡和特殊ABI规则,不会产生簇间转移指令.实验结果表明,该分簇方法在Open64编译器上的实现可以取得比传统方法更好的效果.

摘要： 现代超标量RISC处理器大多具有多条可并发执行的指令流水线,目前流行的多核处理器更是将SIMD(Single-Instruction Multi-Data)作为一种提高性能的通用扩展. SIMD扩展流水线独立于标量流水线,并可与标量流水线并发执行.本文针对SIMD体系结构的特点,提出了一种编译器指导下的指令变换和调度优化策略,该方法将一定比例的SIMD指令转换为标量指令,并将混合的标量和SIMD指令分别调度到标量流水线和SIMD流水线并发执行,从而充分开发了程序的指令级并行.目前已在Open64开源编译器上实现了该优化,实验表明优化后可明显提高系统的指令级并行性.

摘要： 随着计算机应用领域的不断拓宽,流应用正在逐渐成为微处理器的主要负载之一,面向流应用的流处理器也就应运而生,并成为高性能微处理器的一个重要研究方向.本文在分析流处理器三级存储模式的基础上,提出了一种适合于流处理器体系结构的软件流水实现机制.该机制显式地隐藏了软件流水的"填充"、"排空"代码,在很大程度上缓解了流处理器微码存储阵列的空间压力,而且极大程度地开发了程序的指令级并行性,从而使得流处理器中丰富的运算资源可以得到更加充分的利用.

摘要： 在嵌入式应用中，高性能、低功耗的计算平台至关重要，可重构技术很有希望提供这样的系统。应用程序的特性最终决定了如何使用可重构技术。尽管很多文章分析过程序中的指令级并行特性，但是很少工作针对程序运行期间指令级并行的动态特性进行研究，嵌入式应用领域更是不存在这方面的工作。本文中我们使用仿真环境 SimpleScalar/PISA，测试了MiBench 嵌入式测试程序集的指令级并行的动态特性。测试结果显示，程序运行期间指令级并行具有稳定性、周期性和趋势性，局部的指令级并行经常存在动态波动。进一步对周期性和趋势性分析发现，随着应用输入数据规模的扩展，两者都有扩展的趋势。最后，我们讨论了这些结果对体系结构和编译技术研究的影响。

摘要： 当前,应用程序持续运行性能与高性能计算机峰值性能的差距有扩大的趋势,许多实际应用程序性能通常只能达到机器峰值性能的5～10％,甚至更低,如何优化并行应用成为高性能计算领域关注的焦点.本文从如何利用硬件事件进行程序指令级优化入手,提出了一种基于硬件事件的性能模型,揭示出程序性能与程序特征、微处理器特征的关系.基于该性能模型,在Xeon微处理器平台上对Euler等程序进行优化,gas1dapproxy等性能热点模块的执行时间可以缩短12％～61％.性能优化实验表明:使用该性能模型可以降低用户进行指令级并行性能优化的难度,指导用户选择正确的性能优化方向.

摘要： 分子动力学数值模拟程序在现代高性能计算机上的计算效率往往很低,只能发挥系统峰值性能的几个百分点。本文对并行分子动力学程序PMD3D在联想深腾6800超级计算机上进行性能优化。通过性能分析,发现粒子相互作用力计算中相互关联的浮点运算严重影响了处理器的指令级并行效率,为此应用计算缓存的方法,将大量不规则的浮点计算进行缓存,达到一定规模后再进行向量化计算。这样使得单机性能在优化后提升4倍多,达到处理器峰值性能5.2GFlops的32.3%。最后,在深腾6800的64个节点的256个CPU上进行了并行性能测试,达到峰值运算性能1.3万亿次的27%。

摘要： 值预测(VP,ValuePrediction)和指令重用(IR,InstructionReuse)是两种通过开发程序执行结果冗余解决数据相关的新技术.本文首先从分析程序执行的行为入手,深入剖析了VP和IR的技术特性,重点分析了它们与传统技术相比所具有的开发指令级并行的潜能,然后研究了它们与微体系结构其他特征间的相互影响,最后评估了这些技术对微处理器整体性能的影响.

摘要： 本文提出了一种基于访存位置对指令进行分簇的算法,可以显著提高FFT 等计算密集型程序的性能.通过分析基本块中每一条load 或store 指令中访问内存的基址和偏移量,能够获得任意两条访存指令之间的关系.然后经过数据流分析,对基本块分别进行一次正向扫描和逆向扫描,将基本块中的每一条指令的操作数绑定到一个运算簇上.实验结果显示,本文中的算法相比已有的传统分簇算法可以获得13.57 倍的性能提升.

摘要： 本文提出了一种基于访存位置对指令进行分簇的算法,可以显著提高FFT 等计算密集型程序的性能.通过分析基本块中每一条load 或store 指令中访问内存的基址和偏移量,能够获得任意两条访存指令之间的关系.然后经过数据流分析,对基本块分别进行一次正向扫描和逆向扫描,将基本块中的每一条指令的操作数绑定到一个运算簇上.实验结果显示,本文中的算法相比已有的传统分簇算法可以获得13.57 倍的性能提升.

摘要： 本文提出了一种基于访存位置对指令进行分簇的算法,可以显著提高FFT 等计算密集型程序的性能.通过分析基本块中每一条load 或store 指令中访问内存的基址和偏移量,能够获得任意两条访存指令之间的关系.然后经过数据流分析,对基本块分别进行一次正向扫描和逆向扫描,将基本块中的每一条指令的操作数绑定到一个运算簇上.实验结果显示,本文中的算法相比已有的传统分簇算法可以获得13.57 倍的性能提升.

摘要： 本文提出了一种基于访存位置对指令进行分簇的算法,可以显著提高FFT 等计算密集型程序的性能.通过分析基本块中每一条load 或store 指令中访问内存的基址和偏移量,能够获得任意两条访存指令之间的关系.然后经过数据流分析,对基本块分别进行一次正向扫描和逆向扫描,将基本块中的每一条指令的操作数绑定到一个运算簇上.实验结果显示,本文中的算法相比已有的传统分簇算法可以获得13.57 倍的性能提升.

摘要： 本文提出了一种基于访存位置对指令进行分簇的算法,可以显著提高FFT 等计算密集型程序的性能.通过分析基本块中每一条load 或store 指令中访问内存的基址和偏移量,能够获得任意两条访存指令之间的关系.然后经过数据流分析,对基本块分别进行一次正向扫描和逆向扫描,将基本块中的每一条指令的操作数绑定到一个运算簇上.实验结果显示,本文中的算法相比已有的传统分簇算法可以获得13.57 倍的性能提升.

摘要： 本发明披露了一种基于单个处理器核的指令处理方法及处理器。所述方法包括步骤：确定属于同一个应用程序的多个指令序列彼此不相关；在所述多个指令序列之前插入分叉指令，在其之后插入接合指令；由此，所述处理器核将以分叉指令和接合指令标注的多个指令序列并行执行。通过分叉和接合指令，软件可以在同一应用程序的多个功能块之间建立虚拟的多线程机制，从而提高应用程序的运行速度。

摘要： 本发明披露了一种基于单个处理器核的指令处理方法及处理器。所述方法包括步骤：确定属于同一个应用程序的多个指令序列彼此不相关；在所述多个指令序列之前插入分叉指令，在其之后插入接合指令；由此，所述处理器核将以分叉指令和接合指令标注的多个指令序列并行执行。通过分叉和接合指令，软件可以在同一应用程序的多个功能块之间建立虚拟的多线程机制，从而提高应用程序的运行速度。

摘要： 本发明公开了一种基于指令级并行ILP和数据级并行DLP的FFT浮点优化方法，其特征是按如下步骤进行：1，确定迭代层数，并将其划分成三层结构；2，通过使用位反序指令等操作，完成入度层计算；3，完成入度层计算后，对即将进行的中间层计算进行分类，对奇数层与偶数层两种情况进行分别运算，并得到中间层计算结果；4，采用模拟宏间传输操作，将中间层计算结果进行调整，并完成出度层计算。本发明能解决算法中所存在的指令相干与结构限制的问题，并充分发挥运算部件负载效能，从而大幅度提高瓶颈资源的平均利用率。

摘要： 本发明涉及一种降低指令级并行处理器功耗的并行度调整算法，包括：利用编译器分析输入的应用程式各个部分的硬件资源和并行度需求量信息，并且得到该应用程式的控制流图CFG和循环层次树LHTs；划分应用程式，把应用程式切割为不同的区域；根据各个区域硬件资源和并行度的需求量以及能量效率，设置各个区域的执行并行度，使整个程式执行过程中，可以根据执行时间的需求调整和改变并行度；编译器重新调度这支程式，每个区域用设置好的并行度进行调度，并在每个区域执行前插入power gating指令，把空闲的硬件资源关断，降低漏电功耗。本发明可以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。

摘要： 本发明涉及一种指令级并行处理器低功耗设计优化方法，包括：利用编译器分析输入的应用程式各个部分的硬件资源和并行度需求量信息，并且得到该应用程式的基本块，以及由这些基本块构成的控制流图CFG和循环层次树LHTs；识别区域核心；扩大区域，把剩余的基本块合并进来，找出与剩余的基本块直接相连的区域核心，比较连接这些区域核心的边的执行次数，找出执行次数最大的边，并把这条最大的边连接的基本块合并到区域核心中，直到没有剩余的基本块为止；重新调度这支应用程式，每个区域用设置好的并行度进行调度，并在每个区域执行前插入power gating指令，把空闲的硬件资源关断，降低漏电功耗。本发明可以以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。

摘要： 本发明公开一种基于依赖网格的指令级并行调度方法，步骤包括：1）获取目标基本块中指令之间的数据依赖关系以及各指令所对应的功能单元的信息，根据数据依赖关系设置并计算各指令的数据依赖优先级值；2）按数据依赖优先级值以及功能单元划分各指令，将划分得到的结果按网格形式进行存储，建立得到指令与数据依赖优先级、功能单元之间依赖关系的依赖网格；3）按照步骤2）得到的依赖网格中指令的数据依赖优先级、指令与功能单元之间的关系进行指令间的并行性分析。本发明结合数据依赖关系和功能单元分配关系，能够同时描述指令间的并行关系以及与硬件结构之间的相关性，具有实现方法简单、适用范围广、指令级并行度高的优点。

摘要： 本发明涉及一种降低指令级并行处理器功耗的并行度调整算法，包括：利用编译器分析输入的应用程式各个部分的硬件资源和并行度需求量信息，并且得到该应用程式的控制流图CFG和循环层次树LHTs；划分应用程式，把应用程式切割为不同的区域；根据各个区域硬件资源和并行度的需求量以及能量效率，设置各个区域的执行并行度，使整个程式执行过程中，可以根据执行时间的需求调整和改变并行度；编译器重新调度这支程式，每个区域用设置好的并行度进行调度，并在每个区域执行前插入power gating指令，把空闲的硬件资源关断，降低漏电功耗。本发明可以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。

摘要： 本发明公开了一种提升指令级并行性的寄存器选择优化方法，其步骤包括：1）描述指令与指令子集之间的映射关系；2）分析与候选者所在指令相关的其他指令中已经使用的寄存器，如果除这些寄存器外还有未被分配的寄存器，则跳转到第4）步；否则，执行下一步；3）找到同时包含分配候选者及其候选寄存器的指令子集，以单个候选寄存器为单位分别计算指令子集数量和包含候选寄存器的指令数量；4）为各寄存器分配候选者选择对依赖关系影响最少的寄存器。本发明充分考虑了指令间的逻辑并行关系，能在尽量少的指令子集和尽量少的指令范围内引起额外的指令间数据依赖关系，从而有利于提升指令调度的自由度，得到指令级并行度更高的目标代码。

摘要： 本发明涉及一种指令级并行处理器低功耗设计优化方法，包括：利用编译器分析输入的应用程式各个部分的硬件资源和并行度需求量信息，并且得到该应用程式的基本块，以及由这些基本块构成的控制流图CFG和循环层次树LHTs；识别区域核心；扩大区域，把剩余的基本块合并进来，找出与剩余的基本块直接相连的区域核心，比较连接这些区域核心的边的执行次数，找出执行次数最大的边，并把这条最大的边连接的基本块合并到区域核心中，直到没有剩余的基本块为止；重新调度这支应用程式，每个区域用设置好的并行度进行调度，并在每个区域执行前插入power gating指令，把空闲的硬件资源关断，降低漏电功耗。本发明可以以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。

摘要： 本发明公开一种基于依赖网格的指令级并行调度方法，步骤包括：1）获取目标基本块中指令之间的数据依赖关系以及各指令所对应的功能单元的信息，根据数据依赖关系设置并计算各指令的数据依赖优先级值；2）按数据依赖优先级值以及功能单元划分各指令，将划分得到的结果按网格形式进行存储，建立得到指令与数据依赖优先级、功能单元之间依赖关系的依赖网格；3）按照步骤2）得到的依赖网格中指令的数据依赖优先级、指令与功能单元之间的关系进行指令间的并行性分析。本发明结合数据依赖关系和功能单元分配关系，能够同时描述指令间的并行关系以及与硬件结构之间的相关性，具有实现方法简单、适用范围广、指令级并行度高的优点。