带有具有压缩应力的保形沉积导电层的深沟槽电容器

摘要

本申请案涉及带有具有压缩应力的保形沉积导电层的深沟槽电容器。提供一种高密度深沟槽MIM电容器结构，其中例如Poly-SixGe1-x的半导体材料的导电-压缩-保形施加的层穿插在MIM电容器层内以抗衡由此类MIM电容器层形成的抗拉应力。导电-压缩-保形施加的材料层的所述穿插适于在高密度深沟槽MIM电容器硅装置的制造过程期间抗衡硅晶片的凸状(向上)弯曲以借此帮助最大化每晶片此类装置的生产合格率。

说明书

技术领域

本发明涉及半导体装置，且更特定来说，涉及用于高密度单一、双重或三重MIM 基于硅的电容器装置的密堆积深沟槽(DT)电容器阵列。

背景技术

随着集成技术(例如，贯穿硅导通体(TSV))的出现，为组合无源组件电路与有 源组件电路，高密度沟槽(或“孔”)电容器已开始替换离散存储电容器以满足较小手 持式电路设计的按比例缩放需求。

基础沟槽电容器是通过将沟槽蚀刻到半导体衬底中形成的小三维装置。在沟槽蚀刻 之后，在沟槽周围及下方的下部部分中形成经掺杂区，所述经掺杂区充当沟槽电容器的 外部电极或隐埋板状电极。电介质层可形成于所述外部电极或隐埋板状电极上方所述沟 槽中。所述电介质层充当所述沟槽电容器的电极之间的绝缘层。此后面是(举例来说) 用导电多晶硅填充所述沟槽(本文中，在poly-Si之后)，所述导电多晶硅充当所述沟 槽电容器的内部或上部电极。形成具有密堆积深沟槽电容器阵列的硅装置已变得较为常 见。所述深沟槽可具有极高纵横比(介于从约20∶1到约120∶1的范围内)。所述极高沟 槽纵横比用以帮助增加(举例来说)双重MIM电容器的电容密度。密堆叠深沟槽阵列 的形成将顶部侧硅晶片表面积增加为等效于最高约50个顶部侧表面晶片的区域的表面 积。此外，双重MIM电容器需要最小六个层。三个层用于第一MIM电容器(例如， TiN/Hi-k/TiN)且三个额外大致类似层用于第二MIM电容器。MIM电容器的所述层中 的所有层诱发硅晶片的顶部侧或上部表面上的抗拉应力，关于高沟槽密度，所述抗拉应 力致使硅晶片向上翘曲或弯曲。

图1意在描绘包括晶片的顶部表面上的密堆积深沟槽阵列(各自具有高纵横比)的 硅晶片的剖面图。双重MIM电容器层的组合及晶片的顶部侧上的经增加表面积致使晶 片以凸状方式向上弯曲。晶片弯曲可高达约两百(200)微米(um)。晶片弯曲由于在 晶片制作处理及组装的各种阶段中影响光对准过程且使晶片经历高于正常的断裂率而 影响下游晶片制造过程。此外，已发现如果在制造过程中使用经原位掺杂(ISD)poly-Si 膜或层以填充沟槽且将形成于深沟槽中的双重MIM电容器互连，那么可增加高凸状晶 片弯曲(举例来说，额外弯曲150微米)。熟知，可通过沉积非晶硅(a-Si)以并入有 足够掺杂物且使所述a-Si退火成poly-Si以活化所述掺杂物来形成ISD poly-Si膜。且， 在对硅晶片的顶部侧应用退火时，所述退火将额外抗拉应力添加到硅晶片的顶部侧。

高凸状晶片弯曲或晶片翘曲在晶片的各种制造及组装步骤期间造成问题。举例来 说，在晶片化学机械抛光(CMP)或研磨过程期间，经翘曲晶片更易于断裂。此外，当 晶片翘曲或不平坦时，影响对准的深度测量及触点着陆垫及其相关联的触点的放置。最 后，翘曲致使硅芯片合格率为低，有时低到10％到15％，这是因为在制造过程期间所 遭遇的上文所讨论的错误及问题。

需要的是可产生于硅晶片的顶部表面上的密堆积、高密度深沟槽阵列中的单一、双 重或三重MIM电容器构造，其不造成或对抗由用以产生所述单层或多层深沟槽电容器 的抗拉应力材料层所造成的翘曲。

发明内容

本发明的实施例提供一种形成于硅晶片的顶部或前部表面上的密堆积、高密度阵列 中的单一、双重或三重深沟槽MIM电容器结构的构件及组态以使得所得硅晶片不弯曲 或翘曲到大致影响晶片或最终所制造的硅装置的质量、合格率或断裂量的程度。本发明 的实施例在形成于硅晶片衬底表面中的深沟槽中及周围的MIM电容器结构层的顶部下 方、之间及/或上方穿插导电、压缩且保形施加的半导体层。经穿插的导电、压缩且保形 施加的半导体层抗衡由MIM电容器结构层所造成的抗拉应力。此外，经穿插的导电、 压缩且保形施加的半导体层还操作为所得深沟槽MIM电容器结构及装置的可操作、导 电部分。在本发明的各种实施例中，Poly-SiGe可用作可保形施加到深沟槽结构的表面 且进入到所述深沟槽结构中(且沿着所述深沟槽结构的侧)的经穿插的导电、压缩材料。

本发明的实施例包含包括多个沟槽式MIM电容器的硅芯片。沟槽式MIM电容器中 的每一者可包括具有底部侧及顶部侧的硅衬底层，所述顶部侧的一部分界定多个沟槽。 沟槽式MIM电容器进一步包括覆盖顶部侧的界定多个沟槽的部分的第一MIM电容器堆 叠及大致覆盖所述第一MIM堆叠的第一导电压缩材料。在一些实施例中，所述第一导 电压缩材料还可填充所述多个沟槽以形成单一MIM电容器。在其它实施例中，沟槽式 MIM电容器进一步包括覆盖所述第一导电压缩材料层的至少一部分的第二MIM电容器 堆叠及大致覆盖所述第二MIM电容器堆叠的第二导电压缩材料层。额外实施例进一步 包括大致覆盖沟槽式MIM电容器的上部表面及/或相邻沟槽式MIM电容器阵列的压缩 钝化氧化物层。本发明的额外实施例具有所述硅衬底层的顶部侧与所述第一MIM电容 器堆叠层之间的第三导电压缩材料层。所述导电压缩层可由Poly-Si_xGe_1-x构成，其中0.20 ≤x≤0.85。

本发明的其它实施例包含包括未经切割的硅芯片部分的硅晶片。所述硅晶片及/或未 经切割的硅芯片部分包括深沟槽阵列；所述深沟槽阵列用以界定深沟槽MIM电容器。 深沟槽MIM电容器包括：硅衬底，其具有在其中界定沟槽的顶部表面；第一MIM堆叠 层，其上覆于所述顶部表面上；及第一导电压缩材料层，其上覆于所述第一MIM堆叠 层上。额外实施例进一步包括：第二MIM堆叠层，其上覆于所述第一导电压缩材料层 上；及第二导电压缩材料层，其上覆于所述第二MIM堆叠层上。在一些实施例中，所 述第二导电压缩材料层可大致填充所述沟槽结构。所述第一MIM堆叠层包括第一TiN 层及第二TiN层，其中在所述第一TiN层与所述第二TiN层之间具有Hi-k电介质层。

附图说明

根据结合附图对以下说明的考虑，将进一步明了本发明的实施例的结构、操作及优 点。所述图打算为图解说明性而非限制性。为清晰地图解说明，可省略或不按比例图解 说明所述图中的一些图中的某些元件。剖面图可呈“截块”的形式，或可为“近视”剖 面图，从而为清晰地图解说明而省略原本将在“真实”剖面图中可见的某些背景线。如 果使用阴影或交叉影线，那么打算用于区分一个元件与另一元件(例如，交叉影线元件 与相邻未加阴影元件)。应理解，所述图并不打算由于绘图的阴影或交叉影线而限制本 发明。

在所述图中的一些图(尤其是各种制作阶段中的半导体装置的剖面图)中，为清晰 地图解说明，可使用以精确“例如90度”角与其它边缘相交的极直边缘绘制一些元件。 所属领域的技术人员应了解，所述边缘可不如此直，相交处可由于例如用以形成半导体 装置的各种元件的表面上的蚀刻或材料沉积的过程而为圆形。

图1是包括晶片的顶部侧上的密堆积深沟槽电容器阵列的晶片的剖面图；

图2是根据本发明的图解说明性实施例的具有深沟槽双重MIM电容器的晶片或硅 芯片的一部分的剖面图；且

图3是根据本发明的图解说明性实施例的深沟槽三重MIM电容器的单一沟槽部分 的剖面图。

具体实施方式

在以下说明中，陈述众多细节以提供对本发明的各种实施例的理解。所属领域的技 术人员应了解，可存在这些特定细节的变化形式，同时仍实现本发明实施例的结果。通 常不详细描述熟知的过程步骤及材料以避免不必要地使本发明实施例的说明模糊不清。

所述材料(例如，二氧化硅)可以其正式名称以及以其化学公式提及。关于化学公 式，数字可以正常字体呈现而非呈现为下标。举例来说，二氧化硅可简称为“氧化物” 或化学公式“SiO2”。举例来说，氮化硅(化学计量为Si3N4，通常缩写为“SiN”) 可简称为“氮化物”。

在以下说明中，针对本发明的图解说明性实施例，可呈现示范性尺寸。不应将所述 尺寸解释为必需限制性。包含所述尺寸以提供比例意义。一般来说，所述比例意义是各 种元件在其所定位处、其对比组合物及有时其相对大小之间的显著关系。

术语表

除非另有说明，或如根据用途环境可显而易见，将给本文中使用的任何术语、缩略 语、首字母缩写或科学符号及记号赋予本发明最接近地归属的技术学科中的其普通含 义。可在本文中呈现的说明通篇中使用以下术语、缩略语及首字母缩写且通常应赋予其 以下含义，除非本文中所述的其它说明对其加以反驳或详尽说明。所陈述的术语中的一 些术语可为注册商标。

ALD，原子层沉积的缩写。ALD是用以形成极薄涂层或层的气体状态化学过程。大 多数ALD反应使用两种化学品，通常称作“前驱物”。这些前驱物以顺序方式一次一 个地与表面反应。通过将所述前驱物重复地暴露于生长表面，沉积薄膜。ALD是自限制、 顺序表面化学性质，其将保形材料薄膜沉积到不同组合物的衬底上。ALD可用以将膜生 长控制为精细到每单层约0.1埃ALD可用以生长或形成保形、无针孔且化学接 合到所述衬底的膜。1关于ALD，可沉积在深沟槽内部厚度几乎完全均匀的涂层、多孔 媒体及圆形粒子。膜厚度范围通常是从约1纳米到500纳米(nm)。ALD可用以沉积 数个类型的薄膜，包含从导体到绝缘体的陶瓷。

电容器：电容器通常是可将能量存储于导电电极(“板”)对之间的电场中的二端 装置。将能量存储于电容器中的过程称为充电，其涉及在每一板上积累相等量值(但相 反极性)的电荷。

CVD，化学气相沉积的缩写。CVD是用以产生高纯度、高性能固体材料的化学过 程。通常在半导体工业中使用所述过程以产生薄膜。在典型CVD过程中，晶片“衬底” 暴露于一种或一种以上易失性前驱物，其在衬底表面上反应及/或分解以产生所期望沉积 物。CVD用以按各种形式沉积材料，包含：单晶、多晶、非晶及外延。这些材料包含通 常用于半导体制作中的硅、氧化物、氮化物及金属。

沉积：沉积通常是指在另一材料(或衬底)上方施加新材料的过程。化学气相沉积 (CVD)是用于沉积材料的常见技术。例如用于施加抗蚀剂或玻璃等其它沉积技术可包 含旋压，其通常涉及在衬底正旋转的同时将材料流提供到衬底，从而导致衬里衬底的材 料的相对薄、平坦、均匀分布式涂层。

电介质：电介质是非导电材料或物质。电介质是电绝缘体。通常用于半导体技术中 的一些电介质是SiO2(“氧化物”)及Si3N4(“氮化物”)。电介质的绝缘质量可由 “k”(介电常数)表征。通常，k越高，电介质的绝缘质量越好。举例来说，氧化物具 有约3.9的k。称为“Hi-k”电介质的一类材料具有高于氧化物的介电常数的介电常数(k ＞3.9)。

掺杂物：掺杂物是引入到半导体中以形成p型(受体)或n型(供体)导电性的元 素；硅中的常见掺杂物：对于p型为硼(B)、铟(In)；对于n型为磷(P)、砷(As) 及锑(Sb)。

掺杂：掺杂是将杂质(掺杂物)引入到半导体衬底或形成于半导体衬底上的元件中 的过程，且通常是借助掩模(或在适当位置先前形成的元件)而执行以使得仅掺杂衬底 的某些区域。

N型：N型半导体是其中电子的浓度高于“空穴”的浓度的半导体。

氧化物：氧化物通常用以指代二氧化硅(SiO2)。也称为硅。在半导体装置技术中， SiO2是最常见的绝缘体。通过硅的热氧化获得高质量膜。热SiO2形成具有Si的平滑、 低缺陷界面，且还可通过CVD来沉积。氧化物还可用以填充沟槽、形成间隔件结构且 用作层间电介质。

Poly：Poly是多晶硅(Si)的缩写。

P型：p型半导体是其中“空穴”的浓度高于电子的浓度的半导体。

衬底：衬底通常是例如硅、锗、硅锗、碳化硅等半导体材料及基本上由III-V化合 物半导体组成的那些材料的晶片。如本文中所使用的术语“衬底”打算包含半导体衬底、 沉积或以其它方式形成于半导体衬底上的半导体外延层及/或任一其它类型的半导体主 体，且所有此类半导体全部涵盖于本发明的范围内。举例来说，半导体衬底可包括半导 体晶片或晶片上的一个或一个以上裸片及形成于其上方或与其相关联的任何外延层或 其它类型的半导体层。部分或整个半导体衬底可以是非晶、多晶或单晶的。半导体衬底 可以是经掺杂、未经掺杂的或含有其经掺杂区及未经掺杂区。

功函数：功函数是导电性的度量。材料的功函数为将电子从固体移除到紧接固体表 面外部的点(其中需要能量以将电子从费米(Fermi)能阶移动到真空中)所需要的最 小能量(通常按电子伏特测量)。此处“紧接”意指最后电子位置在原子级上远离所述 表面但在宏观级上仍靠近于所述固体。功函数是金属的重要性质。功函数的量值通常约 为中间的自由原子的电离能的一半。

应理解，当称例如层、区或衬底的元件“在”另一元件“上”时，其可直接在另一 元件上，或者也可存在介入元件。相反，当将元件称为“直接在”另一元件“上”时， 不存在介入元件。还应理解，当元件称为“连接”或“耦合”到另一元件时，其可直接 连接或耦合到另一元件，或者也可存在介入元件。相反，当元件称为“直接连接”或“直 接耦合”到另一元件时，不存在介入元件。

本发明的实施例包括形成于硅晶片的顶部表面上的深沟槽(DT)MIM电容器阵列。 由于深沟槽电容器密度跨越晶片表面达到越来越高的电容器密度，因此当与所述晶片的 背部侧或底部的表面积相比时，所述晶片的前部或顶部侧的表面积变为极大。发现顶部 侧对底部侧表面晶片面积的不均衡致使硅晶片以凸状方式向上弯曲或翘曲。翘曲在制造 过程期间造成制造问题及晶片断裂问题。翘曲问题致使DT MIM电容器装置的合格率百 分比对于每一晶片来说极低。

进一步发现在高密度DT MIM电容器装置中，沉积于硅晶片的顶部侧上的MIM电 容器的金属-绝缘体-金属(MIM)层全部为造成抗拉应力的材料，所述抗拉应力进一步 加剧由深沟槽的密集布居所造成的晶片弯曲或翘曲。

在各种实验之后，通过实验确定，可通过将展现压缩应力属性的导电层或材料并入 到深沟槽MIM电容器的分层结构中来解决晶片弯曲问题。发现新导电层的压缩应力属 性能够抗衡MIM电容器层的抗拉应力。由于所述深沟槽可具有介于从约20∶1到120∶1 大的范围内的纵横比，因此重要的是：所用材料必须不仅导电且具有压缩属性而且必须 能够保形沉积或施加到晶片以使得其可顺着所述深沟槽的侧且沿所述深沟槽的底部形 成大致均匀层以及能够在需要时填充所述深沟槽，而不留下可弱化高密度深沟槽电容器 结构或并入有缺陷的空间、开口或未经填充区域。

现参考图2，展示示范性深沟槽MIM电容器。此示范性MIM电容器100是形成于 晶片上的示范性双重MIM电容器结构。双重DT MIM电容器100是从示范性硅晶片切 割的硅晶片或硅芯片。示范性双重DT MIM电容器制造或并入到硅衬底102上。如果硅 衬底102并非已掺杂为N+，那么经掺杂井104可经掺杂而为N+。在一些实施例中，N+ 区域或井104可经掺杂而为P+。N+井104可充当连接物108的底部的着陆垫106。连接 物108是底部MIM电容器120的底部电极与硅装置的顶部表面110上的金属互连线(未 特定展示)之间的电接口。

N+或经掺杂硅衬底104还充当第一MIM电容器的底部电极112与底部连接物108 之间的互连件。第一MIM电容器的底部电极112是氮化钛(TiN)层。底部氮化钛层 112通常为约100埃厚，但可具有从约50埃到约200埃的厚度范围。第一MIM 120的 底部层112是金属或导电层，其可为具有适当功函数的大致任一导电金属层。替代TiN， 第一MIM的底部电极112可由(举例来说)氮化钽(TaN)、钌(Ru)或具有适当导 电功函数的其它基于钛或钽的化合物构成。目前，TiN是可用导电金属的最便宜化合物 且因此主要用于此类结构中，然而，也可使用其它大致等效导电金属层。

直接沉积于第一MIM 120的底部电极112的顶部上的是第一MIM的中心绝缘层 114。中心绝缘层114还可称为Hi-k电介质或Hi-k绝缘层114。Hi-k电介质层114的典 型厚度为约250埃，但可端视正用于此层114中的Hi-k材料而介于从约50埃到约500 埃的范围内。Hi-k层114可由以下各种电介质材料制成：提供最小化泄漏电流且提供高 击穿电压的适当性质。K越高或k材料越高，越好。示范性实施例可使用铝酸铪氧化物 (HfAlO)。其它实施例可使用氧化锆(ZrO2)、氧化铝、氧化钛或其它Hi-k电介质绝 缘材料。

电介质层114的顶部上的下一层是另一金属层，其是第一MIM电容器120的顶部 层或电极116。第一MIM电容器120的顶部层或电极116与第一MIM电容器的底部层 或电极112大致相同。因此，顶部层116最可能由相同导电材料(例如，TiN)制成且 具有与底部电极112类似的厚度。底部电极112、中心绝缘层114及顶部电极116形成 第一MIM电容器112且可在本文中称为第一MIM电容器堆叠120。此外，第一MIM 堆叠的层中的所有层均可通过ALD技术来沉积。已发现ALD是得到具有高纵横比的深 沟槽的壁内部或上部的几乎均匀层沉积的最有效方法。

第一MIM电容器堆叠120的层中的每一者形成且添加到整个硅晶片的顶部表面的 抗拉应变。发现包含导电、保形沉积、压缩应变形成层可对抗MIM电容器堆叠层的抗 拉应力。此外，发现存在极少以下导电材料：可保形沉积为深沟槽中的层且产生半导体 中的压缩应变。发现多晶硅锗(Poly-SiGe)是此时可经济地利用的仅有材料中的一者， 其提供导电性、保形沉积且压缩应变。可存在其它此类材料，但此时此类材料并非经济 地或通常用于半导体制造工业中。如此，在实施例中，Poly-SiGe层122保形沉积于第 一MIM电容器堆叠120上作为中间Poly-SiGe层。Poly-SiGe层122可直接保形沉积于 第一MIM电容器120的顶部层上。中间Poly-SiGe层122应尽可能行得通地厚以帮助抵 抗来自多个MIM堆叠层的抗拉应力。中间Poly-SiGe层122可不是太厚或其将使其它层 (例如，第二或第三MIM堆叠中的那些层)的沉积不能沉积于沟槽的侧及底部内表面 上。中间Poly-SiGe层122的典型厚度为约500埃。各种实施例可具有以下中间Poly-SiGe 层：具有约200埃到约1000埃之间的厚度。

中间Poly-SiGe层122或其一部分还可适于充当双重MIM电容器结构内的中间连接 物126的触点着陆垫124。此外，中间Poly-SiGe层122充当双重MIM结构的中间电极 (即，第一MIM电容器120的顶部电极与第二MIM电容器128的底部电极)的电互连 件。在需要时，中间Poly-SiGe层122还可以是N掺杂或P掺杂的。

由于中间Poly-SiGe层122遵从且跟随MIM电容器堆叠120、128的抗拉应力层出 入于多个沟槽，因此Poly-SiGe层122的压缩应力特性有效地有助于对抗MIM电容器堆 叠120、128的抗拉应力属性。

在半导体工业中，此时，不存在如同Poly-SiGe的其它材料，其为(三个全部)导 电、压缩的且其可保形施加到高纵横比沟槽中，例如，在单一、双重及三重堆叠式DT MIM 电容器组态中找到的那些沟槽。此外，中间Poly-SiGe层122不仅有助于对抗所述抗拉 应力，而且如此做时是所得DT MIM电容器结构的功能部分。

示范性Poly-SiGe层可经由低压化学气相沉积(CVD)过程在约400℃到约600℃ 的温度下在约70毫托到约500毫托的压力下保形施加于高纵横比沟槽中，其中SiH4及 GeH4为前驱物气体且BCl3作为p型掺杂源。因此，Poly-SiGe是满足在本发明的实施 例中利用的三个要求的一种材料。所述三个要求，即所使用的材料必须导电、提供压缩 应力及可保形沉积为高纵横比深沟槽中的膜层。

第二MIM电容器堆叠128沉积于中间Poly-SiGe层122的顶部上。第二MIM电容 器堆叠128具有底部电极130，其是与第一MIM电容器堆叠120的底部电极112及顶部 电极116相同或大致类似的导电材料。在一些实施例中，第二MIM堆叠128的底部电 极130及顶部电极134可由TiN制成且各自具有从约50到约200埃的厚度。第二MIM 堆叠128的中心绝缘层132还可与第一MIM堆叠120的中心绝缘层114类似或大致相 同。在一些实施例中，第二MIM堆叠的中心绝缘层132由具有通常为约250埃的厚度 的Hi-k电介质或绝缘体制成。实施例可包括具有介于从约50埃到约500埃的范围内的 厚度的中心绝缘层132。此外，所有所述MIM层均可通过原子层沉积(ALD)过程来沉 积，原子层沉积过程是取得具有大纵横比(介于从约20∶1到120∶1大的范围内)的深沟 槽的壁内部及上部的几乎均匀沉积层的有效方法。

在第二MIM电容器堆叠128及第二MIM电容器堆叠128的顶部电极层134的顶部 上或直接在其顶部上的是第二Poly-SiGe层136，其是导电的。第二Poly-SiGe层136可 掺杂为N型或P型。在图2中，第二Poly-SiGe层136保形覆盖第二MIM堆叠的TiN 顶部电极134，同时其还填充先前沉积层上面的未经填充的沟槽区域。此第二Poly-SiGe 层136的目的是充当顶部连接物140的顶部触点着陆垫138的顶部触点着陆垫。第二 Poly-SiGe层136的另一目的是充当第二MIM堆叠128的顶部连接140与顶部电极134 之间的电互连件。此外，第二Poly-SiGe层136的另一重要功能是其填充所述沟槽以给 出结构完整性且提供对抗力(压缩材料属性)以对抗由第一MIM堆叠120及第二MIM 堆叠128中的多个层形成的抗拉应力。第二Poly-SiGe层136还充满所述沟槽以最小化 到成品中的缺陷的引入。Poly-SiGe 136的此第二层充当沟槽填充材料，但其在功能上是 双重MIM电容器结构的部分同时对抗多个抗拉应力深沟槽MIM电容器堆叠层的弯曲效 应。

尽管图2展示具有带有中间Poly-SiGe层122及第二Poly-SiGe层136的示范性双重 MIM电容器堆叠组态的三个沟槽142、144及146。但应理解，并入有本发明的实施例 的单一硅芯片可在其中具有上百万个沟槽。个别沟槽可为从约0.3微米到约0.7微米宽、 从约5微米到约20微米长且从约20微米到约40微米深。每一N井及经掺杂硅衬底104 可具有几百个到约一百万个沟槽，其具有示范性单一、双重或三重DT MIM电容器结构。 每一经掺杂N井或P井104通常是一个单一、双重或三重MIM电容器。尽管在示范性 实施例中使用沟槽，但其它实施例可使用增加电容器密度的具有高纵横比的孔或任何深 蚀刻结构。

发现，随着MIM电容器结构的沟槽的密度增加，硅晶片的向上或凸状翘曲也增加。 在某一点上，密度足够大以使得晶片翘曲造成制造问题以使得Poly-SiGe导电层可用以 有效地对抗因由各种MIM堆叠电容器层形成的抗拉应力所造成的翘曲。示范性实施例 具有沟槽密度范围以便产生具有从约0.20微微法拉/平方微米(pF/um²)到约3微微法 拉/平方微米(pF/um²)的电容的电容器。电容密度受控于沟槽深度、经掺杂硅衬底N+ 或P+区域104中的沟槽密度及DT MIM电容器是单一、双重还是三重MIM电容器。

硅晶片可划分成各自具有根据本发明的实施例的一个、两个、五个或五个以上单独 DT MIM电容器结构的多个个别硅芯片。

在一些实施例中，顶部压缩电介质层150可在第二Poly-SiGe层136上或上面以及 在由具有压缩应力的保形沉积导电层构成的示范性MIM电容器结构的其它层上或上面。 底部连接物108、中间连接物126及顶部连接物140可从其相应着陆垫延伸到压缩电介 质层150的顶部表面110。压缩电介质层150进一步有助于平衡第一MIM堆叠层120 及MIM堆叠层128的抗拉力以使得最小化晶片弯曲。

在一些实施例中，材料的背部侧或底部侧抗拉应力层154安置或施加到硅晶片衬底 102的底部侧或背部侧153。背部侧层154可包括氮化硅(Si3N4)，其具有极高抗拉应 力。当氮化硅施加为背部侧层154时，其可进一步帮助对抗并入有深沟槽MIM电容器 结构的硅晶片的凸状或向上翘曲。应理解，尽管氮化硅的背部侧层154可帮助，但其帮 助是有限的，这是因为晶片的背部侧153是平坦表面，其包括比覆盖有形成抗拉应变的 多个MIM堆叠层的晶片的沟槽式前部侧小得多的表面积。

因此，并入有导电、能够保形施加或沉积且作为示范性深沟槽MIM电容器结构中 的互连件材料及沟槽填充材料形成压缩应力是有利的，这是因为如同Poly-SiGe的示范 性材料分层于硅晶片顶部侧上且随着硅晶片顶部侧(表面及沟槽表面)的表面积按比例 缩放。换句话说，示范性Poly-SiGe随着由具有安置于其上及其中的抗拉层的大量沟槽 造成的表面增强按比例缩放。

应注意，唯独顶部压缩电介质或ILD氧化物150(如同氮化硅的底部侧层154)不 随着因每硅芯片部分并入有成千上万个沟槽造成的晶片的顶部侧的经增加表面积增强 按比例缩放。

通过实验发现，在沉积具有不同特性的约1500埃的单一Poly-SiGe层之后，可使得 具有其中蚀刻的深沟槽的高密度的晶片具有凹状弯曲(向下弯曲)。举例来说，发现当 Poly-SiGe沉积层为70％Ge时，形成约8微米(um)的向下弯曲。当Poly-SiGe沉积层 中的Ge的百分比为60％时，形成21um凹状弯曲。此外，当Poly-SiGe层包括30％Ge 时，形成49um凹状弯曲。实验性测试的结果展示Poly-SiGe可成功地用以添加可对抗 由硅晶片上的其它沉积层产生的抗拉应力的压缩应力。此外，由于在既定测试范围内由 Ge产生的应力的量随着Poly-SiGe材料中的Ge的百分比减小而增加，因此发生未预料 到的结果。如此，根据实验确定且推断，本发明的实施例可使用Poly-Si_xGe_1-x组合物， 其中0.2≤x≤0.85。换句话说，发现通过低压CVD保形沉积导电压缩层(例如，经原位 掺杂的Poly-Si_xGe_1-x(0.20≤x≤0.85)的膜)作为沟槽填充材料能够减少或对抗由沉积于 高密度深沟槽结构中的DT MIM堆叠抗拉层造成的凸状晶片弯曲。导电压缩层的保形沉 积实现深沟槽内部以及顶部表面上的抗拉应力平衡，此移除在不并入有根据本发明的实 施例的导电压缩层的保形沉积的先前深沟槽高密度产品中发现的应力/晶片弯曲约束因 素。

尽管图2中未特定展示，但在第一MIM堆叠120的底部电极112的沉积之前，一 些实施例可包括Poly-SiGe导电层作为经掺杂Si衬底104上的第一层。在本发明的实施 例中，此额外初始Poly-SiGe层将添加额外对抗平衡压缩应力。

现参考图3，展示深沟槽三重MIM电容器300的小切除部分。示范性深沟槽302 形成于经掺杂硅衬底306中。经掺杂硅衬底306可掺杂为N型或P型区。在此示范性三 重MIM电容器300中，第一保形沉积导电压缩层308(例如，经原位掺杂的Poly-SiGe) 保形施加到经掺杂Si衬底306的顶部表面及沟槽壁表面上。包括下部导电层312、电介 质层314及上部导电层316的第一MIM堆叠310在第一Poly-SiGe层308上。在一些实 施例中，第一MIM堆叠310的导电层312、316可为氮化钛(TiN)。中心电介质314 是Hi-k电介质材料。在第一MIM电容器堆叠310的顶部上的是第二保形施加的沉积导 体，其为压缩材料层318(例如，Poly-SiGe)。接下来，由第一导电层322、中间Hi-k 电介质层324及顶部导电层326制成的第二MIM电容器堆叠320在导电-压缩-保形施加 的层318的顶部上。第三导电-压缩-保形施加的层328(例如，Poly-SiGe)大致覆盖第 二MIM堆叠层320。包括下部导电层332、中间Hi-k电介质层334及另一导电层336 的第三MIM堆叠电容器层330覆盖或大致覆盖第三导电-压缩-保形施加的Poly-SiGe层 328。填充深沟槽302的剩余未经填充部分的是顶部导电-压缩-保形施加的层340，其可 由Poly-SiGe构成。此顶部Poly-SiGe层340不仅填充深沟槽302的剩余部分，而且大致 覆盖示范性三重MIM电容器300。

导电-压缩-保形施加的层308、318、328、340的第一、第二、第三及顶部保形沉积 各自适于经由通过(举例来说)包括于导电-压缩层308、318、328、340中的Poly-SiGe 材料施加的压缩应力组合地或协同地抗衡与第一、第二及电MIM堆叠层310、320、330 相关联的抗拉力的一些或全部力。Poly-SiGe层308、318、328、340可各自使在其中含 有相同或不同百分比的锗(Ge)以有效地抗衡由MIM堆叠电容器层造成的抗拉力且有 效地限制或最小化由形成于硅晶片的顶部侧上的高密度三重DT MIM电容器阵列造成 的任何所得晶片凸状(向上)弯曲。此外，在一些实施例中，第一、第二及第三导电- 压缩-保形施加的层306、318及328的层厚度可各自大致相同，但在其它实施例中所述 厚度可不同。

已相对于某些实施例展示且描述了本发明，所属领域的技术人员在阅读及理解本说 明书及图式后将即刻联想到某些等效变更及修改。另外，虽然可已相对于示范性实施例 中的仅一个或一些实施例揭示了本发明的特定特征，但此特征可在期望且借此对于其范 围由所附权利要求书界定的任一既定或特定应用变得有利时与其它实施例的一个或一 个以上特征组合。