形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法及形成结构

摘要

本发明提供一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法，包括由该方法所形成的1T-DRAM结构，1T-DRAM结构包括：一半导体基板、一埋氧层，所述埋氧层覆盖在半导体基板上；一P型硅层，所述P型硅层覆盖在埋氧层上，所述P型硅层上设有由STI分隔开的NMOS器件，其中所述NMOS器件中的沟道为P型SiGe，所述NMOS器件中的源区为N

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法以及由该方法形成的结构。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（堆叠电容或者深沟槽式电容）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容式DRAM（Capacitorless DRAM）将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中1T-DRAM（One Transistor Dynamic Random Access Memory）因其单元尺寸只有4F²而成为目前无电容式DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。

目前，研究得最多的1T-DRAM是基于SOI（Silicon-on-Insulator）的结构，由于埋氧层的存在，可以有效实现体区孔穴积累，增大了“0”和读“1”之间输出电流差额，即可增大了信号裕度（margin）。但基于SOI结构的1T-DRAM主要存在以下两方面问题：

1、体区电势变化受体区与源区的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小。

2、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

本发明针对现有VLSI技术中高性能嵌入式DRAM领域具有良好发展前景的无电容式1T-DRAM单元结构，提出一种基于P-SiGe体区+ N⁺-SiC源区 + N⁺-SiGe 漏区的1T-DRAM单元工艺制备方法以及形成的1T-DRAM单元。可以有效抑制“1”状态时体区孔穴通过源体PN结流失，从而有效增大1T-DRAM的状态停留时间（retention time）。

为了实现上述目的，本发明提供一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法，其特征在于，包括以下顺序步骤：

步骤1：在SOI晶片上淀积一层硬掩膜层，对所述硬掩膜层进行光刻和刻蚀，在硬掩膜层上形成第一开口，所述第一开口中暴露出P型硅层；

步骤2：对第一开口中暴露出的P型硅层进行刻蚀，刻蚀至埋氧层上仅存一薄层P型硅层为止；

步骤3：对第一开口内进行SiGe选择性外延生长，使第一开口内生长满Si_1-xGe_x层，其中X为介于1和0之间且不包括0的数字；

步骤4：刻蚀去除硬掩膜层，对整个晶片表面进行全局化的氧化处理，待Si_1-xGe_x层中锗含量达到设定摩尔比后停止氧化；

步骤5：刻蚀除去由于氧化在P型硅板上形成的SiO₂层，优选地，在露出P型硅片和P-SiGe层的表面外延一层Si薄膜层；

步骤6：在晶片上制备浅槽隔离和NMOS器件，所述NMOS器件中形成N⁺-SiC源区和N⁺-SiGe漏区；

步骤7：在晶片上覆盖一层光刻胶层，对光刻胶层进行光刻形成第二开口，所述第二开口中暴露出N⁺-SiC源区；对第二开口中进行碳离子注入；

步骤8：去除晶片上多余光刻胶，进行退火工艺激活注入离子，形成N⁺-SiC源区。

在上述提供的形成方法中，所述硬掩膜层为氮化硅材料。

在上述提供的形成方法中，所述步骤4中刻蚀为湿法刻蚀。

在上述提供的形成方法中，所述步骤4中刻蚀为湿法刻蚀。

本发明另外一个目的在于提供由上述形成方法形成的1T-DRAM结构，包括：一半导体基板、一埋氧层，所述埋氧层覆盖在半导体基板上；

一P型硅层，所述P型硅层覆盖在埋氧层上，所述P型硅层上设有由STI分隔开的NMOS器件，其中所述NMOS器件中的沟道为P型SiGe，所述NMOS器件中的源区为N⁺-SiC、漏区为N⁺-SiGe。

在上述提供的1T-DRAM结构中，所述NMOS器件中的栅极和侧墙之间设有侧墙阻挡层。

在上述提供的1T-DRAM结构中，所述NMOS器件为SOI上的部分耗尽（Partial Depletion，PD）NMOS （PDNMOS）器件。

本发明与现有技术相比，形成基于P-SiGe体区 + N⁺-SiC 源区 + N⁺-SiGe 漏区的1T-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间输出电流差额，即可增大了信号裕度。

附图说明

图1是本发明中在硬掩膜层上形成第一开口后的结构示意图。

图2是本发明中在第一开口内生长满Si_1-xGe_x层后的结构示意图。

图3是本发明中除去硬掩膜层后的结构示意图。

图4是本发明中完成氧化处理后的结构示意图。

图5是本发明中外延一层Si薄膜层后的结构示意图。

图6是本发明中形成PDNMOS器件后的结构示意图。

图7本发明中对源区窗口进行碳离子注入示意图。

图8是本发明提供绝缘体上碳硅-锗硅异质结1T-DRAM结构示意图。

图9是由本发明提供的1T-DRAM结构形成1T-DRAM单元的结构示意图。

具体实施方式

本发明提供了绝缘体上碳硅-锗硅异质结1T-DRAM结构，包括：一半导体基板、一埋氧层，所述埋氧层覆盖在半导体基板上；一P型硅层，所述P型硅层覆盖在埋氧层上，所述P型硅层上设有由STI分隔开的NMOS器件，其中所述NMOS器件中的沟道为P型SiGe，所述NMOS器件中的源区为N⁺-SiC、漏区为N⁺-SiGe。

下面通过实施例来进一步说明本发明，以便更好理解本发明创造的内容，但是下述实施例并不限制本发明的保护范围。

本发明提供的绝缘体上碳硅-锗硅异质结1T-DRAM结构通过下面的方法形成。

在形成的SOI晶片上淀积一层硬掩膜层，硬掩膜层一般为氮化硅材料。对硬掩膜层进行光刻和刻蚀，在硬掩膜层上形成第一开口，在第一开口中暴露出P型硅层，即形成1T-DRAM单元栅极和漏极区域窗口的硬掩膜，具体结构如图1所示。对第一开口中暴露出的顶层P型硅层进行刻蚀，刻蚀至埋氧层上仅存一薄层P型硅层为止。使得埋氧层上方留下一薄层硅层，作为后续SiGe外延的籽晶。

对第一开口内进行SiGe选择性外延生长（Selective Epitaxial Growth，SEG），使第一开口内生长满Si_1-xGe_x层，其中X为介于1和0之间且不包括0的数字，生长满Si_1-xGe_x层后的结构如图2所示。如图3所示，采用湿法刻蚀除去除硬掩膜层，并对整个晶片表面进行全局化的氧化处理。这时，Si_1-xGe_x层进行锗氧化浓缩，锗不断往下浓缩，同时表面形成SiO₂。如图4所示，直到Si_1-xGe_x层锗含量达到所需的摩尔比后，停止氧化。其中的X为0~1之间的数字，根据实际情况，分别形成如Si_0.7Ge_0.3、Si_0.5Ge_0.5、Si_0.25Ge_0.75、Si_0.8Ge_0.2、Si_0.1Ge_0.9等不同含量的SiGe层。采用湿法刻蚀去除由于氧化处理而在P型硅板表面上形成的SiO₂层。由于Si层和SiGe层表面同时在进行氧化，去除表面SiO₂层后Si层和SiGe层表面也基本在同一平面。。如图5所示，由于SiGe层的性质不稳定性，还需要在表面外延一层Si薄膜层。

如图6所示，在晶片上制备浅槽隔离和NMOS器件，在所形成的NMOS器件中有N⁺-SiC源区和N⁺-SiGe漏区。如图7所示，在晶片上覆盖一层光刻胶层，对光刻胶层进行光刻形成第二开口。第二开口中暴露出N⁺-SiC源区，对第二开口中进行碳离子注入。去除晶片上多余光刻胶，进行退火工艺激活注入离子，即形成N⁺-SiC源区和N⁺-SiGe漏区。通过上面的步骤，即可形成本发明提供的绝缘体上碳硅-锗硅异质结1T-DRAM结构，具体结构如图8所示。

将上面所形成的结构中的源极接地、漏极接位线、栅极接字线即可，形成1T-DRAM单元，具体结构如图9所示。

本发明中对于P-SiGe体区，由于SiGe的禁带宽度比Si来得窄，使得1T-DRAM的碰撞电离效应增大，从而载流子产生速率增大，电流增益增大。而由于源与体之间的PN结为P-SiGe/ N⁺-SiC异质结，SiGe是一种窄禁带半导体，其价带比Si的高。SiC是一种宽禁带半导体，其导带和Si的相近，而价带小于硅的价带约0eV~0.5eV之间（通过调节Si_1-XC_X中Si和C的化学摩尔比来实现不同值），从而P-SiGe和N⁺-SiC的价带有一个较大的差值，它可以有效抑制“1”状态时体区孔穴通过源体PN结流失，从而有效增大1T-DRAM的保持时间（retention time）。

以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。