一种垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构

摘要

本发明公开了一种新型垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构，其技术方案在于该器件自上而下的结构为：四周具有环绕SiO

说明书

(一)技术领域

本发明涉及一种半导体CMOS器件结构，具体来说是一种新型垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构。

(二)背景技术

微电子技术近些年来取得了飞速的发展，一方面以Si为衬底材料(也称为Si基半导体材料)的超大规模集成电路(VLSI)继续向深亚微米技术甚至纳米技术挺进，另一方面新材料SiGe、GaAs、InP、SiGeC及其新结构器件与电路不断涌现。由于Si基半导体材料在微电子领域具有无可比拟的优越性，目前有超过90％的芯片是Si基芯片，成为超大规模集成电路技术的支柱。Si基半导体芯片的发展，自20世纪70年代以来，一直遵循摩尔定律，即每两年集成度增加4倍，成本降低一半。就市场而言，CMOS器件约占74％的份额，预计今后10年集成电路的技术进步，仍将继续遵循摩尔定律，硅仍然是制造集成电路的主要材料。

在微电子技术飞速发展的同时，人们对集成电路的集成度与性能都有了更高的要求，近些年来，国内外众多高校、科研单位和公司均致力于研究如何利用现有的成熟的Si工艺技术来开发性能优于Si的新材料和新的器件结构，从而提高器件性能(特别是速度)以及集成度。在这种情况下，目前各种Si基应变Si/SiGe器件结构国内外已经有大量报道，器件理论和工艺技术日臻完善，为其他新型半导体材料与器件的设计提供了技术支撑。

(三)发明内容

本发明的目的是利用现有的常规Si工艺，提供一种具有高性能/高集成度的新型垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构。

本发明的内容包括：

垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构，该CMOS器件自上而下依次包括：堆叠栅结构1；本征Si盖帽层2；压应变的Si_1-x-yGe_xC_y空穴量子阱层3；本征Si隔离层4；张应变的Si_1-x′-y′Ge_x′C_y′电子量子阱层5；本征Si阻挡层6；N型Siδ调制掺杂层7，Si(100)衬底8。

所述的CMOS器件结构，所述CMOS器件使用垂直共栅结构，即PMOSFET和NMOSFET共用一个栅极，并且每个MOSFET的源极和漏极分列于栅极两侧，PMOSFET和NMOSFET的沟道相互垂直交叉。

所述的CMOS器件结构，所述的垂直交叉堆叠栅结构，包括由栅氧化层、高k介质、多晶Si_1-XGe_X栅极组成的层叠结构，以及多晶Si_1-XGe_X栅极四周的环绕SiO₂侧墙两部分构成。

所述的CMOS器件结构，除N型调制掺杂层之外，各层均为本征或非故意掺杂。

所述的CMOS器件结构，使用多晶Si_1-XGe_X栅极来调节阈值电压。如图4所示，由于异质结能带的断续(ΔE_C和ΔE_V)的存在，压应变的Si_1-x-yGe_xC_y层、张应变的Si_1-x′-y′Ge_x′C_y′层分别形成空穴量子阱和电子量子阱，空穴和电子易于在其中积累，载流子面密度提高，形成二维空穴气(2DHG)与二维电子气(2DEG)，从而形成电子和空穴的导电沟道，另外，还可以通过调节沟道层的Ge组分x、x′和C组分y、y′来调节载流子迁移率。

本发明采用以上的结构，这样，Si盖帽层2使得表面散射的影响减小，提高了空穴的迁移率，而且栅氧化层的质量较好；Si隔离层4减弱了电子沟道和空穴沟道的相互耦合作用；N型Siδ调制掺杂层7使平衡时的能带弯曲，抑制了在低栅压下PMOSFET的过早开启，可以灵活的调节阈值电压，同时增加了NMOSFET中量子阱中二维电子气的面密度；前述的垂直交叉堆叠栅结构即可以提高器件集成度又可提高器件的可靠性。该堆叠栅结构使用多晶Si_1-XGe_X作为栅极材料，通过调节其中的Ge组分含量X来调节栅极功函数，进而调节器件的阈值电压，还可以通过器件仿真模拟可以找到一个最优的X值，例如，当空穴沟道的C组分y＝0时，得出P+多晶Si_1-XGe_X的Ge组分X为0.36左右时，即P+多晶Si_1-XGe_X功函数0.85eV左右，此类器件的PMOSFET与NMOSFET具有匹配的阈值电压。

另外，2、3、4、5、6、8层的本征或非故意掺杂简化了工艺复杂度，由于沟道表面与源极的电位差的存在，此时的CMOS的沟道载流子完全由源极来提供，器件完全以增强型的方式工作。

在SiGe合金中掺入C形成SiGeC三元合金，C的应变补偿效应可以克服临界厚度太小的缺点。只要适当地调节Ge和C的含量，就能够比较精确控制SiGeC的晶格常数，获得各种应变状态的材料结构，进而获得比应变Si/SiGe器件更大的设计自由度。相对于应变Si/SiGe器件，SiGeC CMOS器件不需要生长较厚的弛豫SiGe缓冲层，有利于改善器件的自加热效应。另外，SiGeC合金可连续地调节带隙，且具有较高的载流子迁移率，并可形成异质量子阱结构。而且SiGeC中替代位的C还可以改善热稳定性，有利于外延层生长和器件制作。

至于应变的Si_1-x-yGe_xC_y量子阱沟道，当x′/y′＞8.3时，Si_1-x′-y′Ge_x′C_y′受到张应力作用；当x/y＜8.3时，Si_1-x-yGe_xC_y受到压应力作用。在此基础上，可通过调节Ge组分x、x′和C组分y、y′的值来调节Si/Si_1-x-yGe_xC_y与Si/Si_1-x′-y′Ge_x′C_y′异质结的带阶ΔE_C和ΔE_V，以实现应变的高迁移率电子和空穴量子阱，使量子阱中的电子和空穴的迁移率都得到很大的提高。需要说明的是，一般要求沟道区Ge组分x和x′小于50％，C组分y和y′小于1％，在此范围内，其最优值可通过计算机模拟优化获得。例如，室温下Si_0.793Ge_0.2C_0.007沟道的空穴有效迁移率比同Si/Ge组分的SiGe沟道迁移率提高了25％，比体Si沟道迁移率提高了70％(Kar G S，Maikap S，Ray S K et al.Effective mobility and alloy scattering in the strain compensated SiGeC inver-sion layer.2th Sci Technol，2002，17.pp.471-475)。特别地，当空穴沟道的C组分y＝0时，就成为我们所熟悉的压应变Si_1-xGe_x沟道。

(四)附图说明

图1为本发明量子阱CMOS器件结构的NMOSFET和NMOSFET剖面分立示意图。

图2为本发明垂直交叉堆叠栅结构的顶视示意图。

图3为本发明垂直交叉堆叠栅结构的侧视示意图。

图4为本发明垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件剖面结构。

(五)具体实施方式

现结合附图对本发明的具体实施方式进一步加以说明。

参考图1至图4，本发明的垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构自上而下依次包括：四周具有环绕SiO₂侧墙的栅氧化层/高k介质/多晶Si_1-XGe_X栅极的垂直交叉堆叠栅结构1；本征Si盖帽层2；压应变的Si_1-x-yGe_xC_y空穴量子阱层3；本征Si隔离层4；张应变的Si_1-x′-y′Ge_x′C_y′电子量子阱层5；本征Si阻挡层6；N型Siδ调制掺杂层7，Si(100)衬底8。

从单晶Si(100)衬底8到表面Si盖帽层2的生长过程如下：

1)衬底选用本征单晶Si(100)，并进行化学清洗和高温表面处理；

2)在Si(100)衬底8之上生长N型Siδ调制掺杂层7，掺杂浓度由实际器件要求的阈值电压来决定，生长温度控制在500-550℃；

3)为改善张应变的Si_1-x′-y′Ge_x′C_y′电子量子阱层5的界面特性，在650-700℃生长5纳米(nm)的本征Si阻挡层6；同样，也在650-700℃的温度下生长5nm的本征Si隔离层2和本征Si盖帽层4；

4)为了精确控制Ge和C的组分，采用分子束外延(MBE)来生长10-20(nm)的张应变的Si_1-x′-y′Ge_x′C_y′电子量子阱层5和10-20纳米的压应变的Si_1-x-yGe_xC_y空穴量子阱层3(也可采用化学气相淀积CVD)，同时为保证原子级的清洁表面，要求MBE有很高的本底真空度和生长真空度。

参考图3，在表面Si盖帽层2之上的堆叠栅结构1形成过程如下：

5)采用800℃的低温氧化工艺来生长厚度为D＝150～200纳米的高质量的SiO₂层作为栅极的位置，其面积为W×W(nm²)，(下文中的几何参数的单位均为nm)W为该层的设计宽度，由器件的设计尺寸决定。NMOSFET和PMOSFET的源极和漏极由离子注入形成，且分列于SiO₂层的两侧。

6)在5)中所形成的SiO₂层上刻蚀一个底面积(W-2t)×(W-2t)，深度为d(d＜D)的区域作为堆叠栅生长区。其中t为堆叠栅生长区边缘与5)中SiO₂层氧化层边缘的距离，同样t和d也由器件的工艺设计尺寸所决定。这样就在堆叠栅生长区四周形成了厚度为t的环绕侧墙以及厚度为(D-d)的栅氧化层，该侧墙可以减小MOSFET的边缘寄生电容.

7)对6)中厚度为(D-d)的栅氧化层进行化学机械抛光(CMP)，根据器件可靠性的要求，在其上依次淀积生长厚度为t₁的高k栅介质以及厚度为t₂的重掺杂多晶Si_1-XGe_X栅极，二者厚度满足t₁+t₂＝d，亦由器件设计参数决定。这样最终形成了垂直交叉堆叠栅结构1。

其中，在过程1)、3)、4)中，都是非故意掺杂，其他的后续工艺与传统Si工艺相同。