掩膜图案校正方法、半导体装置制造方法和半导体装置

摘要

本发明涉及掩膜图案校正方法、光掩膜、半导体装置制造方法和半导体装置。一种掩膜图案校正方法。对掩膜的掩膜图案进行校正使得通过基于上述掩膜的微加工工艺来形成所需尺寸的配线图案。其中，在实施上述微加工工艺之前，通过利用以图案尺寸和图案间距尺寸为参数的校正模型，对蚀刻邻近效应实施上述掩膜图案的校正。由此，能高精度地对蚀刻邻近效应进行掩膜图案校正，从而在基板上形成所需尺寸的配线图案。

说明书

技术领域

本发明涉及半导体装置制造中的掩膜图案校正方法、利用该校正方法制成的光掩膜、半导体装置制造方法以及利用该制造方法制成的半导体装置，特别涉及用于改善因制造工艺中的邻近效应(proximity effect)所导致的精细图案形成精度低下这一缺陷的技术。

背景技术

随着半导体器件高速化和高集成化的进步，也进一步要求晶体管和配线图案的精细化。特别是栅极尺寸的缩小对晶体管的高速化和高集成化具有有效性这一点已为众所周知。目前，实际上已使用100nm以下的非常精细的栅极配线宽度。

栅极配线宽度的偏差将直接影响到晶体管的特性和品质。因此，为了减少栅极配线宽度的偏差，有人已将“光学邻近效应校正”技术(Optical Proximity Correction：OPC)应用于晶体管制造领域中。在晶体管制造中的光刻工艺中，“光学邻近效应校正”是用于校正因转印后的掩膜图案的移位(以下简称为：图案移位)而导致的图案间的偏差(以下简称为：图案间偏差)。

众所周知，在晶体管制造的蚀刻工艺和掩膜制造工艺中，因邻近效应产生的图案间偏差最终将导致在配线图案上的栅极配线宽度产生偏差，其中，该配线图案形成在晶圆(基板)上。对此，近年人们开始研究用于对上述邻近效应所产生的图案间偏差进行校正的“工艺邻近效应校正”(Process Proximity Correction：PPC)技术。

由此，为使栅极配线宽度达到设计尺寸，在晶体管或半导体装置的制造中，考虑到邻近效应产生的图案间偏差，所以，需要对掩膜图案实施校正。作为在半导体装置制造中的掩膜校正方法，已有人提出了各种各样的方法和系统。例如，在公开文献1(“ProGen Template ProgrammingGuide”，Synopsys，Inc.September 2006)中记载了一种对蚀刻邻近效应进行校正的校正模型的制成方法。

图8是表示公开文献1中记载的对蚀刻邻近效应进行校正的校正模型(以下简称为：蚀刻邻近效应校正模型)的制成流程的流程图。

首先，利用用于评价在蚀刻工艺中邻近效应的掩膜图案(以下简称之为：蚀刻邻近效应评价图案)，并根据蚀刻工艺前后的图案配线宽度对蚀刻工艺中的图案移位，即蚀刻移位进行测量(步骤S51)。

接着，对通过蚀刻邻近效应评价图案所算出的蚀刻移位，利用校正模型并以最小二次方进行拟和处理(步骤S52)。其中，该校正模型以图案的密度(以下简称为：图案密度)和图案间距(以下简称为：图案间距)的函数作为参数。在进行该拟和处理时，在校正模型中，假设图案间距的函数为R，利用函数1/R分别算出图案密度的系数和图案间距的函数的系数。

由此，制成蚀刻邻近效应校正模型(步骤S53)。图9(a)及图9(b)表示该蚀刻邻近效应校正模型和实测值之间的关系，其中，该实测值是对蚀刻邻近效应所产生的实际蚀刻移位进行测量所得到的。

图9(a)表示：在蚀刻邻近效应校正模型中的、与图案间距的值对应的蚀刻移位的值(图中4边形的点)；以及与图案间距的值对应的蚀刻移位的实测值(图中圆形的点)。另外，横轴表示图案间距的宽度(nm)，纵轴表示蚀刻移位(nm)。

图9(b)表示：将图9(a)所示的蚀刻邻近效应校正模型的蚀刻移位的值与蚀刻移位的实测值进行拟和处理所得到的结果。横轴表示图案间距的宽度(nm)，纵轴表示拟和处理后的残差(模型拟和残差)(nm)。

由此，在公开文献1所记载的技术中，可以制成其具备如图9(b)所示拟和结果的蚀刻邻近效应校正模型。能够利用该蚀刻邻近效应校正模型对掩膜图案进行校正，并制造具备校正后掩膜图案的掩膜，且通过利用该掩膜进行蚀刻，从而能够实现其栅极配线宽度接近设计尺寸的配线图案。

然而，对于上述蚀刻邻近效应校正模型，如图9(b)所示，在图案间距的宽度为未满0.2μm的窄间距领域(图中的X)、0.2μm-2μm的中间间距领域(图中的Y)、以及大于或等于5μm的宽间距领域(图中的Z)中，余留有超过5nm的模型拟和残差。这是由于在图9(b)所示的间距领域x、y、z中蚀刻邻近效应校正模型的精度不高所引起的。

因此，利用公开文献1中所记载的技术，也不可能制成高精度的蚀刻邻近效应校正模型。因此，也就存在最终无法在半导体装置的基板上高精度地形成依照设计尺寸的配线图案这样的问题。

发明内容

本发明是鉴于上述问题点而进行开发的，其目的在于提供可高精度地对蚀刻邻近效应进行掩膜图案校正的校正方法，从而在基板上形成所需尺寸的配线图案。本发明的目的还在于提供利用上述校正方法制成的光掩膜、半导体装置的制造方法及利用该制造方法制造的半导体装置。

为解决上述问题，本发明的掩膜图案校正方法用于对掩膜的掩膜图案进行校正使得通过基于上述掩膜的微加工工艺来形成所需尺寸的配线图案，其特征在于，在实施上述微加工工艺之前，利用校正模型对上述掩膜的掩膜图案进行校正从而对蚀刻邻近效应实施校正，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

根据上述结构，在实施微加工工艺之前，利用校正模型对上述掩膜的掩膜图案进行校正从而对蚀刻邻近效应实施校正，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。另外，由于以图案尺寸和图案间距尺寸为参数，所以，能够高精度地制成校正模型。从而，能够高精度地对蚀刻邻近效应进行掩膜图案的校正，从而在基板上形成具有所需尺寸的配线图案。

另外，本发明的光掩膜的特征在于具有，利用校正模型对蚀刻邻近效应实施校正后所得到的掩膜图案，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

根据上述结构，由于以图案尺寸和图案间距尺寸为参数，所以，能够高精度地制成校正模型。因此，能够高精度地对蚀刻邻近效应进行掩膜图案的校正，光掩膜具有该校正后得到的掩膜图案，从而能够在基板上形成所需尺寸的配线图案。

另外，本发明的半导体装置制造方法包括以下步骤，即，利用校正模型对上述掩膜的掩膜图案进行校正从而对蚀刻邻近效应进行校正的步骤，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数；以及利用其中具有经上述校正后得到的掩膜图案的掩膜并通过上述微加工工艺在基板上形成配线图案的步骤。

根据上述结构，利用以图案尺寸和图案间距尺寸为参数的校正模型，对蚀刻邻近效应实施校正，并制成其中具有该校正后得到的掩膜图案的掩膜。利用已制成的掩膜并通过微加工工艺在基板上形成配线图案。另外，由于以图案尺寸和图案间距尺寸为参数，所以，能够高精地制成校正模型。由此，能够在基板上高精度地形成所需尺寸的配线图案。

另外，本发明的半导体装置的特征在于，具有在基板上形成的配线图案，其中，该配线图案是通过微加工工艺形成的配线图案，上述微加工工艺利用了其中具有掩膜图案的掩膜，该掩膜图案是利用校正模型对蚀刻邻近效应实施校正后所得到的掩膜图案，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

根据上述结构，由于以图案尺寸以及图案间距尺寸为参数，所以，能够高精度地制成校正模型。由此，高精度地对蚀刻邻近效应实施掩膜图案的校正。由此，能够在半导体装置的基板上高精度地形成所需尺寸的配线图案。

本发明的其他目的、特征和优点在以下的描述中会变得十分明了。以下，参照附图来明确本发明的优点。

附图说明

图1是表示在本发明的掩膜图案的校正方法中所利用的校正模型的制成处理的流程图。

图2(a)是表示半导体装置的制造步骤的剖面图。

图2(b)是表示半导体装置的制造步骤的剖面图。

图3是表示从栅极配线图案的形成方向来观察图2(b)时的俯视图。

图4(a)是表示校正模型与实测值之间的关系的图表。

图4(b)是表示将通过校正模型所算出的蚀刻移位与实测值进行拟和后得到的残差的图表。

图5(a)是用以说明栅极配线图案在一维空间中的图案尺寸的图。

图5(b)是用以说明栅极配线图案在一维空间中的图案间距尺寸的图。

图6(a)是用以说明栅极配线图案在二维空间中的图案尺寸的图。

图6(b)是用以说明栅极配线图案在二维空间中的图案间距尺寸的图。

图7是表示本发明的半导体装置的制造步骤的流程图。

图8是表示现有技术的校正模型的制造处理的流程图。

图9(a)是表示现有技术的校正模型与实测值之间的关系的图表。

图9(b)是表示将由现有技术的校正模型所算出的蚀刻移位与实测值进行拟和后得到的残差的图表。

具体实施方式

下面，参照附图说明本发明的一实施方式。

在本发明的掩膜图案的校正方法中，利用高精度的蚀刻邻近效应校正模型，高精度地对蚀刻邻近效应实施掩膜图案的校正，使得最终在基板上形成所需尺寸的导线图案。下面，首先对本实施方式的掩膜图案校正方法中所利用的蚀刻邻近效应校正模型的制成方法进行说明。其次，对利用该掩膜图案校正方法来校正掩膜以及利用该校正后的掩膜来制造半导体装置的制造方法进行说明。另外，在以下说明中，作为一个示例，说明本实施方式的、适用于栅极掩膜图案的掩膜图案校正方法。

(蚀刻邻近效应校正模型的制成方法)

下面参照图1至图6(b)说明蚀刻邻近效应校正模型的制成方法。

图1是表示本实施方式的掩膜图案校正方法中所利用的蚀刻邻近效应校正模型的制成流程图。

为了制成栅极形成用的蚀刻邻近效应校正模型，首先，制作作为基台的下层结构(步骤S11)。具体而言，如图2(a)所示，在基板201上依次层叠栅极绝缘膜202、多晶硅膜203、有机反射防止膜204，从而，实际上形成由基板201、栅极绝缘膜202、多晶硅膜203及有机反射防止膜204构成的下层结构。

接着，利用搭载有蚀刻邻近效应评价图案的光掩膜，进行光刻处理，并如图2(a)所示地在有机反射防止膜204上形成抗蚀层图案205(步骤S12)。此时，作为蚀刻邻近效应评价图案，利用了如图3所示的、图案301和各图案301间的间距(图案间距302)以一定的图案间距离进行重复排列得到的重复图案。

另外，由于在蚀刻时的蚀刻邻近效应对图案移位(pattern shift)的影响达到10μm左右，所以，优选的是，利用下述蚀刻邻近效应评价图案，即，该蚀刻邻近效应评价图案具有重复图案，该重复图案是由图案301和图案间距302的多个组合所排列形成，其中，该图案301的宽度为0.1μm～0.5μm，图案间距302的宽度为0.1μm～5μm。更优选的是，图案301的宽度为0.05μm～1μm、图案间距302的宽度为0.05μm～10μm。

接着，利用CD-SEM(SEM：扫描电子显微镜)对抗蚀层图案205下部(连接有机反射防止膜204的部分)的抗蚀层图案配线宽206进行测量(步骤S13)。其中，抗蚀层图案205是利用蚀刻邻近效应评价图案形成的。

接着，形成栅极配线图案(步骤S14)。具体而言，在图2(a)所示状态下，以抗蚀层图案205为掩膜，利用O₂和Cl₂等蚀刻气体对有机反射防止膜204实施干蚀刻，直至露出多晶硅膜203。之后，连续地利用C_XF_Y或Cl₂、HBr、O₂等蚀刻气体，对多晶硅膜203实施干蚀刻。之后，利用氧气等灰化气体进行等离子灰化，以除去抗蚀层图案205。接着，利用氟酸或硫酸等进行蚀刻后洗净处理，从而形成如图2(b)所示的栅极配线图案207。

接着，利用CD-SEM对栅极配线图案207下部(连接栅极绝缘膜202的部分)的栅极配线图案宽度208进行测量(步骤S15)。其中，栅极配线图案207是利用蚀刻邻近效应评价图案形成的。

接着，算出在步骤S14的蚀刻工艺中的图案移位，即蚀刻移位(步骤S16)。具体而言，利用下式(1)可容易地算出蚀刻移位。式(1)：蚀刻移位＝栅极配线图案宽度208-抗蚀层图案线宽206

接着，对步骤S16中所算出的蚀刻移位，利用以图案尺寸以及图案间距尺寸为参数的校正模型，进行最小二次方的拟和处理(步骤S17)。从图案尺寸的值中抽出宽度值，作为表示图案301尺寸的值。另外，从图案间距尺寸的值中抽出宽度值，作为表示图案间距302尺寸的值。

进行拟和处理时，设图案间距尺寸的参数为R，则在校正模型中至少包含：由函数R^-n(n：正实数)和对数函数Log(R)线性结合得到的式子。然后利用包含该式子的校正模型，各自算出图案尺寸的系数及图案间距尺寸的系数。

由此，可制成已考虑了蚀刻邻近效应的校正模型，即蚀刻邻近效应校正模型(步骤S18)。在图4(a)及图4(b)中，表示蚀刻邻近效应校正模型和实际上对由于蚀刻邻近效应所产生的蚀刻移位进行测量得到的实测值之间的关系。

图4(a)表示：在蚀刻邻近效应校正模型中的、与图案间距302的值对应的蚀刻移位的值(图中4边形的点)，以及与图案间距302的值对应的蚀刻移位的实测值(图中圆形的点)。另外，横轴表示图案间距302的宽度(nm)，纵轴表示蚀刻移位(nm)。

图4(b)表示将图4(a)所示的蚀刻邻近效应校正模型的蚀刻移位值与蚀刻移位实测值进行拟和处理后所得到的结果。横轴表示图案间距302的宽度(nm)，纵轴表示拟和后的残差(模型拟和残差)(nm)。

如上所述，对于以图8所示的顺序所制成的现有技术的蚀刻邻近效应校正模型，如图9(b)所示，在各间距领域余留有超过5nm的模型拟和残差，但以本实施方式中图1所示的顺序所制成的蚀刻邻近效应校正模型，如图4(b)所示，在各间距领域均未出现超过5nm的模型拟和残差。

由此，以图1所示的顺序所制成的蚀刻邻近效应校正模型和实测值之间能够良好吻合。从而，能够制成高精度的蚀刻邻近效应校正模型。

另外，函数R^-n良好地再现在蚀刻形成于抗蚀层下层的有机反射防止膜204时的图案依存性，其中该图案依存性包括抗蚀层下部形状的依存性。另外，对数函数Log(R)良好地再现在蚀刻多晶硅膜203以形成栅极配线图案207时的图案依存性。因此，由于蚀刻邻近效应校正模型中含有由函数R^-n和对数函数Log(R)线性结合得到的式子，所以，能实现高精度的蚀刻邻近效应校正模型。

现有技术的蚀刻邻近效应校正模型由于未考虑以下的因素，从而导致精度较低，即，在图案间距宽度较宽的间距领域中，蚀刻时的副产物的生成以及由于对图案侧壁入射所产生的侧壁保护效应依存于图案间距R的Log函数；另一方面，在图案间距宽度较窄的间距领域中，蚀刻移位依存于掩膜图案的曳尾所导致的图案间距R的函数R^-2。

另外，特别是函数R^-1能非常良好地再现在蚀刻有机反射防止膜204时的图案依存性；函数R^-2能非常良好地再现因蚀刻而发生移位时的、抗蚀层图案205的抗蚀层下部形状的依存性。实际上，在制成蚀刻邻近效应校正模型时，对函数R^-n分别代入n＝3、2、1、-1进行拟和处理，其结果，当n＝2、1时，可确认此参数对提高蚀刻邻近效应校正模型精度有较大影响。因此，优选在1≤n≤2的范围内设定上述函数R^-n。

另外，如图3所示地以一定的图案间距303重复排列来形成蚀刻邻近效应评价图案，利用该蚀刻邻近效应评价图案算出蚀刻移位，并基于该蚀刻移位来制成蚀刻邻近效应校正模型。此时，由于可容易地算出蚀刻移位，而且图案尺寸及图案间距尺寸的参数的抽出也不复杂，所以，可容易地进行对应于蚀刻移位的模型化，该模型化以图案尺寸及图案间距尺寸作为参数。

接下来，对于作为蚀刻邻近效应校正模型的参数的图案尺寸及图案间距尺寸进行详细说明。

在设定为如图3所示的重复图案时，如图5(a)所示，相对于要进行图案校正的点P设定范围Q，以该范围Q内存在的图案301的一部分311作为用于抽出图案尺寸值的对象。与此同样地，如图5(b)所示，相对于要进行图案校正的点P设定范围Q，以该范围Q内存在的图案302的一部分312作为用于抽出图案间距尺寸值的对象。

对于如图5(a)及图5(b)所示的重复图案那样的一维空间(图中横方向)中的图案，其图案尺寸与图案301的一部分311的横向宽度为同等的量，其图案间间隔尺寸与312部分的横向宽度呈同等的量。因此，随着图案校正点P的移动，可以相应地抽出图案尺寸值及图案间间隔尺寸值。

另外，并不仅限于一维空间，例如，对于二维空间(纵横方向)的图案，对进行图案校正的点P设定范围Q，以在该范围Q内且从点P起在直线上的可视区域作为用于抽出各个值的对象。即，如图6(a)所示，图案尺寸与图案321区域(面积)为同等的量；如图6(b)所示，图案间距尺寸和所设定的范围Q内的图案间距322的一部分323的区域(面积)为同等的量。

(半导体装置的制造方法)

接着，参照图7对半导体装置的制造方法进行说明，其中，在该半导体制造方法中，利用上述制成的蚀刻邻近效应校正模型对掩膜图案进行校正，并利用具有校正后掩膜图案的掩膜，通过微加工工艺在基板上制成栅极的配线图案。

图7是表示半导体装置制造方法的制造流程图。

首先，作成用于制造半导体装置的设计数据，即用以形成栅极的掩膜数据(步骤S21)。也可以利用事先已作成的掩膜数据。

接着，利用上述制成的蚀刻邻近效应校正模型，通过图案尺寸及图案间距尺寸的校正，对上述掩膜数据即掩膜图案实施蚀刻邻近效应校正(步骤S22)。也就是说，利用上述已制成的蚀刻邻近效应校正模型，进行掩膜图案的校正，且作成在实施蚀刻邻近效应校正后得到的掩膜数据。此时的掩膜图案的校正为：利用由如图6(a)、图6(b)所示的二维空间的图案尺寸及图案间距尺寸所定义制成的蚀刻邻近效应校正模型来对二维空间的设计图案进行校正处理。由此，可实现高精度的校正处理。

接着，利用光刻邻近效应校正模型，通过对实施了蚀刻邻近效应校正后得到的掩膜数据进行掩膜图案的图案尺寸、图案间距尺寸的校正，由此实施光刻邻近效应校正(步骤S23)。从而，制成在实施光刻邻近效应校正后得到的掩膜数据。另外，关于利用光刻邻近效应校正模型的光刻邻近效应校正方法，可以适宜地利用现有技术中的方法。

接着，利用掩膜工艺邻近效应校正模型，通过对实施了光刻邻近效应校正后得到的掩膜数据，进行掩膜图案的图案尺寸、图案间距尺寸的校正，由此实施掩膜工艺邻近效应校正(步骤S24)。从而，制成已实施掩膜工艺邻近效应校正后得到的掩膜数据(步骤S25)。另外，关于利用掩膜工艺邻近效应校正模型的掩膜工艺邻近效应校正方法，可以适宜地利用现有技术中的方法。

接着，基于通过依次实施蚀刻邻近效应校正、光刻邻近效应校正、掩膜工艺邻近效应校正所制成的掩膜数据，利用一般的光掩膜制成方法，制成工艺邻近效应校正掩膜(步骤S26)。之后，利用一般的缺陷检查装置来检测工艺邻近效应校正掩膜的图案缺陷(步骤S27)。

若经过上述的检测未发现缺陷，则实现了其具有掩膜图案的工艺邻近效应校正掩膜，该掩膜图案的形成是基于利用高精度的蚀刻邻近效应校正模型来实施校正后得到的掩膜数据。

接着，实施光刻工艺(步骤S28)。具体而言，利用工艺邻近效应校正掩膜以及在制成蚀刻邻近效应校正模型时的光刻条件，在半导体装置的、形成有栅极配线图案的下层结构上形成抗蚀层图案。

接着，基于所形成的抗蚀层图案，实施蚀刻工艺(步骤S29)。具体而言，以抗蚀层图案为掩膜，并在制成蚀刻邻近效应校正模型时的蚀刻条件下，进行蚀刻处理。由此，在下层结构上形成栅极配线图案(步骤S30)。

由此，依次通过蚀刻邻近效应校正、光刻邻近效应校正、掩膜工艺邻近效应校正后制成掩膜数据，并基于该些掩膜数据形成栅极配线图案。所以，能够依照设计的尺寸高精度地形成栅极配线图案。另外，由于能够抑制栅极配线宽度的偏差，对栅极进行精细化，所以，能够实现晶体管的高速化和高集成化。

在上述说明中，虽然对栅极掩膜图案的校正进行了说明。但并不限于此，例如，也能够适用于半导体装置中的各种配线掩膜图案的校正。

另外，在上述说明中，利用以图案尺寸及图案间距尺寸为参数的蚀刻邻近效应校正模型，对蚀刻邻近效应进行掩膜图案的校正。但并不限于此，由于通过蚀刻邻近效应校正模型能够对于各种各样的图案尺寸及图案间距尺寸算出蚀刻移位，所以，也可利用校正规则对蚀刻邻近效应进行掩膜图案的校正，其中，该校正规则是由图案尺寸及图案间距尺寸的组合所规定的校正量。以下，说明该校正规则的一个示例。

(校正规则)

利用由图1所示的顺序制成的蚀刻邻近效应校正模型，对于图案宽度及图案间距宽度，以一定间隔距离(例如为1nm)来算出校正量。其后，制成该算出的校正量与图案宽度、图案间距宽度的组合(校正规则表)。由此，能够对校正规则进行规定。

利用校正规则进行的校正处理为：如图5(a)图5(b)所示的、只在横方向空间的一维空间(横方向)上进行的校正。即：在实施校正处理时的图案布图中，将图案的边缘细分为一定的长度(例如50nm)，从而形成边缘区段。然后对各个边缘区段的图案宽度及图案间距宽度进行测量。其后，一边参照校正规则表，一边基于所测量的图案宽度及图案间距宽度，从校正规则表中抽出校正量。仅以该校正量来移动边缘区段内的图案边缘，由此，进行图案校正处理。

由此，在直接利用蚀刻邻近效应校正模型的校正处理中，对如图6(a)及图6(b)所示的二维空间上的设计图案进行校正处理。在利用校正规则的校正处理中，对如图5(a)图5(b)所示的、只在一维空间(横方向)上的间距进行校正，其中，该校正规则是由算出的数据所规定的，该数据是利用蚀刻邻近效应校正模型所算出的数据。

由此，在利用校正规则进行校正时，对各边缘区段，只需检测一维空间(横方向)上的图案尺寸及图案间距尺寸即可，所以，可以缩短校正处理的时间。由于仅考虑一维空间(横方向)上的图案尺寸及图案间距尺寸，所以，校正精度略有下降。

本发明并不限于上述各实施方式，可以根据权利要求所示的范围进行各种变化，适当地组合不同实施方式记述的技术手段而得到的实施方式也包含于本发明的技术范围之内。

另外，本发明不仅适用于与光掩膜等掩膜图案校正方法相关的领域，也可适用于与利用掩膜而形成有配线图案的半导体装置相关的领域，还也可适用于与半导体装置制造相关的领域，例如可用于与光刻工艺和蚀刻工艺相关的领域。

如上所述，本发明的掩膜图案校正方法为：在实施微加工工艺之前，利用校正模型对上述掩膜的掩膜图案进行校正从而对蚀刻邻近效应实施校正，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

由于以图案尺寸及图案间距尺寸为参数，所以，可高精度地制成校正模型。因此，能够高精度地对蚀刻邻近效应进行掩膜图案的校正，从而在基板上形成所需尺寸的配线图案。

另外，在本发明的掩膜图案校正方法中，优选，上述校正模型至少包括函数R^-n和对数函数Log(R)线性结合得到的式子，其中，R表示上述图案间距尺寸的参数，n为正实数。

根据上述结构，函数R^-n良好地再现图案依存性，该图案依存性是在对形成于抗蚀层下层的有机反射防止膜进行蚀刻时的依存性，其包括抗蚀层下部形状的依存性。另外，对数函数Log(R)良好地再现在对配线图案的材料进行蚀刻时的依存性，其中，配线图案的材料诸如为多晶硅膜。由此，能够进一步提高校正模型的精度。

另外，特别是函数R^-1能非常良好地再现在蚀刻有机反射防止膜时的图案依存性；函数R^-2能非常良好地再现因蚀刻而发生移位时的、抗蚀层图案的抗蚀层下部形状的依存性。由此，在本发明的掩膜图案校正方法中，优选在1≤n≤2的范围内设定上述函数R^-n。

另外，在本发明的掩膜图案校正方法中，优选利用由基板提取的数据来制备上述校正模型，其中，上述基板包括利用评价图案形成的配线图案，在上述评价图案中设定有其图案间距一定的重复图案。

根据上述结构，能够由形成有配线图案的基板容易地提取因蚀刻所产生的图案移位的数据。而且，图案尺寸及图案间距尺寸的参数的抽出也不复杂，所以，可进行对应于上述数据的模型化，该模型化是以图案尺寸及图案间距尺寸作为参数所进行的模型化。

另外，在本发明的掩膜图案校正方法中，优选利用上述校正模型生成其中规定了校正量的校正规则并根据所生成的上述校正规则对上述蚀刻邻近效应实施上述掩膜图案的校正，其中，上述校正量是通过组合一维空间上的上述图案尺寸和上述图案间距尺寸所计算出的校正量。

根据上述结构，在进行校正处理时，只需检测一维空间(如横方向)上的图案尺寸及图案间距尺寸即可，所以，可以缩短校正处理的时间。

另外，本发明的光掩膜具有：利用校正模型对蚀刻邻近效应实施校正后得到的掩膜图案，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

由此，可实现其中具有对蚀刻邻近效应实施高精度校正后得到的掩膜图案，使得在基板上形成所需尺寸的配线图案。

另外，本发明的半导体装置制造方法包括以下步骤，即，利用校正模型对上述掩膜的掩膜图案进行校正从而对蚀刻邻近效应进行校正的步骤，其中，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数；以及利用其中形成有经上述校正后所得到的掩膜图案的掩膜并通过上述微加工工艺在基板上形成配线图案的步骤。

另外，在本发明的半导体装置中，在基板上形成有配线图案，其中，该配线图案是通过微加工工艺形成的配线图案，上述微加工工艺利用了其中形成有掩膜图案的掩膜，该掩膜图案是利用校正模型对蚀刻邻近效应实施校正后所得到的掩膜图案，在上述校正模型中，图案尺寸和图案间距尺寸被设定为参数。

由此，能够高精度地对蚀刻邻近效应进行掩膜图案的校正。因此，能够实现在半导体装置的基板上高精度地形成所需尺寸的配线图案。

根据以上结构，能够抑制各种配线宽度的偏差，进行精细化。所以，能够大幅度地改善晶体管、半导体装置的品质和性质。

以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例。本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的范围内进行各种变更来实施之。