通过在栅极和沟道中引起应变来增强CMOS晶体管性能的方法

摘要

一种用于制造互补金属氧化物半导体的方法在衬底(12)上形成不同类型的晶体管，如N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管(第一和第二类型晶体管)。所述方法在NMOS晶体管和PMOS晶体管上形成可选氧化层(52)，然后利用例如氮化硅层的硬质材料(50)来覆盖所述NMOS晶体管和PMOS晶体管。此后，所述方法对硬质材料层(50)部分进行图案化，使得所述硬质材料层只保留在NMOS晶体管上。接下来，所述方法加热(178，204)NMOS晶体管，然后移除所述硬质材料层(50)的其余部分。通过在NMOS晶体管(NFET)的栅极(22)中产生压应力并且在沟道区中产生张应力(70)，而不在PMOS晶体管(PFET)的栅极(20)或沟道区中产生应力，所述方法在不使PFET的性能降级的情况下改进了NFET的性能。

说明书

技术领域

本发明涉及使用应变工程(strain engineering)来改进CMOS晶体管器件性能的领域。更具体地，本发明涉及通过调整栅极中的应力来在晶体管沟道中引起应变。

背景技术

施加到沟道区的应力(stress)可能改进或降级互补金属氧化物半导体(CMOS)器件性能。可以通过弯曲晶片或通过在附近放置应力材料来施加应力。当沿着N型金属氧化物半导体(NMOS)的沟道方向向其施加张应力时，改进了电子迁移率，导致产生了更高的导通电流和速度。另一方面，当应力是压缩性的时，NMOS性能被降级。可以使用压应力来改进P型金属氧化物半导体(PMOS)器件性能以便增强空穴迁移率。类似地，PMOS性能会被沿着沟道方向所施加的张应力降级。

发明内容

这里所给出的用于制造互补金属氧化物半导体晶体管的方法在衬底上形成不同类型的晶体管，诸如N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管(第一和第二类型晶体管)。本发明在NMOS晶体管和PMOS晶体管上形成可选的氧化层继而利用例如氮化硅层的硬质材料来覆盖所述NMOS晶体管和PMOS晶体管。接着，本发明对氮化硅层的部分进行图案化，使得氮化硅层只保留在NMOS晶体管上。接下来，本发明加热NMOS晶体管，然后移除氮化硅层的其余部分。

可选氧化层被用作蚀刻停止层，以控制移除氮化硅层的其余部分的过程。加热过程在栅极中产生压应力，其继而在由氮化硅层所覆盖的晶体管沟道区中引起张应力。从而，加热过程在NMOS晶体管的沟道区中产生张应力而不在PMOS晶体管的沟道区中引起张应力。更具体地说，在加热过程期间，限制NMOS晶体管的栅极导体的体积膨胀，导致在所述NMOS晶体管的栅极导体中产生压应力。NMOS晶体管的栅极导体中的压应力在所述NMOS晶体管的沟道区中引起张应力。

在另一实施例中，本发明同样在衬底上形成N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管。然而在此实施例中，本发明首先保护NMOS晶体管，然后把离子注入到PMOS晶体管中以便使PMOS晶体管成为非晶态。然后，本发明执行退火处理以便使PMOS晶体管结晶。此后，本发明在把离子注入到NMOS晶体管中之前利用掩模来保护PMOS晶体管。然后用刚性层覆盖NMOS晶体管和PMOS晶体管，并且加热所述NMOS晶体管和PMOS晶体管。在此加热过程期间，刚性层阻止了NMOS晶体管的栅极膨胀，这在所述NMOS晶体管的栅极内产生压应力。同样，在NMOS晶体管的栅极内的该压应力在所述NMOS晶体管的沟道区中引起张应力。此后，刚性层被移除并且完成晶体管的其余结构。

通过在NMOS晶体管(NFET)的栅极中产生压应力并且在沟道区中产生张应力，而不在PMOS晶体管(PFET)的栅极或沟道区中产生应力，本发明在不使PFET的性能降级的情况下改进了NFET的性能。

下面进一步详细地描述本发明的这些及其它方面。

附图说明

图1-9是依照第一实施例图示在制造场效应晶体管过程中的不同阶段的示意性截面图。

图10-16是依照第二实施例图示在制造场效应晶体管过程中的不同阶段的示意性截面图。

图17是用于图示本发明优选方法的流程图。

图18是用于图示本发明优选方法的流程图。

具体实施方式

参考在附图中所示出并且在以下描述中所详述的非限制性实施例来更完整地解释本发明及其各个特征和有益细节。应当注意，在附图中所图示的部件不一定按比例绘制。省略了对公知组件和处理技术的描述以免不必要地模糊本发明。这里所使用的例子仅仅用来帮助理解可以实施本发明的方式并且进一步使本领域技术人员能够实施本发明。因此，这些例子不应当被解释为对本发明范围的限制。

如上所述，当沟道区被置于张应力下时改进了NMOS性能，而当应力是压缩性的时，性能被降级；然而，沿着沟道方向所施加的张应力会使PMOS器件的性能降级。因此，本发明提供了一种只在NMOS器件中产生张应力而不在PMOS器件中产生张应力的制造方法。更具体地说，本发明在晶体管栅极中产生压应力，并且由于在栅极和沟道之间的接近而在沟道中引起张应力。

晶体管栅极堆叠(gate stack)通常包括栅极多晶硅和间隔物(氧化物和氮化物)。当在高温下退火晶体管时，多晶硅颗粒可能生长(或者变为结晶体，如果所述多晶硅在退火之前是非晶态的话)，导致在栅极导体大小方面的体积增加。然而，如果在退火过程期间用刚性硬质材料来覆盖栅极堆叠，那么栅极大小不会增加，并且在所述栅极内产生压应力。

除如上所述的由于多晶硅结晶而造成的体积变化之外，由于在栅极堆叠中的材料之间的不同热膨胀系数也会产生该压应力。如下面更详细地讨论，本发明在退火栅极堆叠之前利用硬质层(例如氮化硅层)来覆盖所述栅极堆叠。这在栅极堆叠内造成压应力。本发明在退火过程期间使用诸如氮化硅、碳化硅等硬质材料来覆盖栅极。例如与用氧化物来覆盖栅极堆叠相比，本发明有益地使用这种刚性膜。当使用氧化物和并非是刚性的其它膜时，在退火过程期间，这些膜可能会略微变形并改变形状，屈服于栅极中的应力，而不能有效地在栅极堆叠内产生应力。当晶体管栅极被退火并由Si₃N₄层覆盖时，多晶硅的体积变化以及间隔物的变形受Si₃N₄层限制，在退火之后在栅极堆叠中引起高应力。所述应力即便在Si₃N₄被移除之后也仍然保持在栅极和沟道中。

现在参照附图，图1-9是依照第一实施例图示在制造场效应晶体管的过程中的不同阶段的示意性截面图，并且图10-16是依照第二实施例图示在制造场效应晶体管的过程中的不同阶段的示意性截面图。用来形成晶体管(其中用所发明的刚性层来覆盖所述晶体管)的许多过程和材料对本领域普通技术人员来说是公知的(例如，参见美国专利号5,670,388，在此将其内容引用以供参考)。

在图1中，在使用公知的处理技术形成浅沟槽隔离(STI)区域14和栅氧化层16之后，在晶片12(例如硅晶片)上淀积多晶硅10。如图2所示例如使用公知的掩模和蚀刻过程来对多晶硅10进行图案化以便形成栅极堆叠20、22。在此例子中，在一种类型的晶体管(例如P型晶体管(PFET))中使用左边的栅极堆叠20，而在相对类型的晶体管(例如N型晶体管(NFET))中使用右边的栅极堆叠22。在图3中，在栅极堆叠20上形成侧壁间隔物(spacer)30并且对NFET和PFET进行扩展/晕圈(extension/halo)注入。

在图4中，形成另一侧壁间隔物40并且进行源极/漏极离子注入42。注意，由于源极/漏极离子注入的离子轰击，使栅极多晶硅20、22(以及源极/漏极区域42)成为非晶态的，在附图中由不同的阴影表示。在此过程中，结晶或多晶硅变为非晶硅，当其被加热时会膨胀。

在图5中，使用常规的淀积过程把诸如氮化硅、碳化硅等刚性(硬质)膜50沉积在晶片12上，所述淀积过程诸如化学气相淀积(CVD)或等离子体增强的CVD过程或其它适当的过程。在形成刚性膜50之前，可以生长或淀积例如SiO₂等可选的蚀刻停止层52。用于刚性膜50的材料可以包括任何适当的材料，所述材料当栅极导体22试图在下述退火过程期间膨胀时不明显变形。取决于所利用的制造过程和所涉及晶体管的具体设计，刚性膜50和可选蚀刻停止层52的厚度可以是任何适当的厚度，只要所述刚性膜50足够厚以便在退火过程期间防止栅极导体22明显膨胀。例如，刚性层50的厚度可以在500到1500范围之内，并且蚀刻停止层的厚度可以在20到50范围之内。

在图6中，使用公知的掩模和材料移除过程对所述刚性膜50进行图案化，留下的刚性膜50只覆盖NFET。在图7中，执行热退火以便激活所注入的搀杂物并且使非晶硅结晶。退火温度，例如可以在700C到1100C范围内。注意，NFET栅极22由于被刚性层50封装并且无法显著地膨胀而被施加了应力。当非晶硅变为结晶时，其体积膨胀。然而，因为刚性层50阻止了NFET栅极22外部的大小增加，所以在NFET栅极22内形成了应力。此应力即便在移除刚性层50之后也会保持在NFET栅极22内，因为一旦温度降低到退火温度以下，栅极多晶硅22的外面部分会保持它们的形状和大小。NFET栅极22内的此压应力在NFET沟道区70中造成张应力。沿着沟道方向的张应力增强了电子迁移率，由此改进了NFET器件性能。相同的应力会使空穴迁移率降级，由此使PFET性能降级。因此在图6中，在退火过程之前从PFET区域中移除刚性层50以便使PFET20能够自由地膨胀。

在图8中，同样使用公知的材料移除过程来移除刚性层50的其余部分。如果利用了蚀刻停止层52，那么现在例如可以使用清洗过程来移除所述蚀刻停止层52，其中所述清洗过程利用包含HF的化学试剂。如上所述，即便在移除刚性膜50之后，它们的压应力也保持在栅极22之内，并且因此张应力保持在沟道70中。在图9中，在栅极20、22上以及在源极/漏极区域上形成硅化物区域65。可以使用Ni或Co在300C到700C形成自对准的硅化物(Salicides)。然后从晶片剥离未反应的金属。然后使用公知的处理和材料来形成层间电介质(ILD)和互连。

通过在NMOS晶体管(NFET)的栅极中产生压应力并且在沟道区中产生张应力，而不在PMOS晶体管(PFET)的栅极或沟道区中产生应力，本发明在不使PFET的性能降级的情况下改进了NFET的性能。

在图10-16中示出了另一实施例。更具体地说，在图10中，形成例如光致抗蚀剂掩模的掩模102的图案，并且在利用光致抗蚀剂102来覆盖NFET时，执行PFET源极/漏极注入100。如所提到的，在注入过程期间，使PFET栅极20成为非晶态的。然后在图11中，掩模102被剥离，并且执行例如快速热退火(RTA)的加热过程来使PFET非晶硅20结晶。栅极20的此结晶过程会使所述栅极20膨胀，并且因为在所述栅极20上没有刚性层，所以此膨胀不会在所述栅极20内产生压应力。

在图12中，形成另一光致抗蚀掩模122的图案以便覆盖PFET，并且在所露出的NFET上执行第二离子注入过程以便形成源极/漏极区域120并且使栅极导体22为非晶态的。然后在图13中，再次剥离光致抗蚀剂122。注意，因为PFET受掩模122的保护，所以只有NFET保留有非晶硅区域。

在图14中，如上所述形成刚性层50和可选氧化层52。然后在图15中，执行热退火以便激活所注入的搀杂物并且使非晶硅结晶。同样，退火温度例如可以在700C到1100C范围内。注意，因为PFET栅极20并不包含处于栅极22内的非晶态材料，所以只有NFET栅极多晶硅22受到压应力。然后在图16中，如上所述移除刚性膜50和可选的氧化膜52并且晶片准备好进行自对准硅化(salicidation)。

图17以流程图形式示出了第一实施例。更具体地说，在项170中，所述方法在衬底上形成不同(例如相对)类型的晶体管，诸如N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管(第一和第二类型晶体管)。在项172中，本发明在NMOS晶体管和PMOS晶体管上形成可选氧化层，然后在项174中利用例如氮化硅层的刚性材料来覆盖所述NMOS晶体管和PMOS晶体管。此后，本发明在项176中对刚性层的部分进行图案化，使得所述刚性层只保留在NMOS晶体管上。接下来，本发明在项178中加热NMOS晶体管，然后在项180中移除刚性层的其余部分。

在以图18中的流程图形式所示出的第二实施例中，本发明在项190中同样在衬底上形成N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管。然而在此实施例中，本发明在项192中首先保护NMOS晶体管，然后在项194中把离子注入到PMOS晶体管中以便使PMOS晶体管成为非晶态。然后，本发明在项196中执行退火过程以便使PMOS晶体管结晶。此后，本发明在项200中把离子注入到NMOS晶体管中之前，在项198中利用掩模来保护PMOS晶体管。然后，在项202中利用刚性层来覆盖NMOS晶体管和PMOS晶体管，并且在项204中加热所述NMOS晶体管和PMOS晶体管。在此加热过程期间，刚性层阻止了NMOS晶体管的栅极膨胀，这在所述NMOS晶体管的栅极内产生压应力。同样，在NMOS晶体管的栅极内的此压应力在所述NMOS晶体管的沟道区中造成张应力。此后，在项206中刚性层被移除，并且在项208中完成晶体管的其余结构。

加热过程在栅极中产生压应力，其继而在由氮化硅层所覆盖的晶体管沟道区中造成张应力。从而，加热过程在NMOS晶体管的沟道区中产生张应力，而不在PMOS晶体管的沟道区中造成张应力。更具体地说，在加热过程期间，限制NMOS晶体管的栅极导体的体积膨胀，由此在所述NMOS晶体管的栅极导体中产生压应力。NMOS晶体管的栅极导体中的压应力在所述NMOS晶体管的沟道区中造成张应力。通过在NMOS晶体管(NFET)的栅极中产生压应力并且在沟道区中产生张应力，而不在PMOS晶体管(PFET)的栅极或沟道区中产生应力，本发明在不使PFET的性能降级的情况下改进了NFET的性能。

虽然已经按照优选实施例描述了本发明，然而本领域技术人员应当认识到，可以在所附权利要求的精神和范围内进行修改的情况下实施本发明。