在同一芯片上建置全耗尽和部分耗尽晶体管

摘要

本发明揭示一种用于在半导体衬底(104)上形成全耗尽绝缘体上硅(FD－SOI)晶体管(150)和部分耗尽绝缘体上硅(FD－SOI)晶体管(152)的方法，所述方法作为单个集成电路制造工艺流程的一部分。还揭示根据所述方法制造的半导体装置结构。

说明书

技术领域

本发明大体上涉及半导体装置，且更确切地说，涉及在集成电路制造工艺中制造全耗尽和部分耗尽绝缘体上硅(SOI)装置。

背景技术

半导体装置几何形状的大小在减小。对高性能电路的追求驱使高速亚100纳米(nm)绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)技术的发展。在SOI技术中，在覆盖例如氧化硅的绝缘材料层的薄硅层上形成金属氧化物半导体场效晶体管(MOSFET)。形成在SOI上的装置提供优于其大块对应物的许多优点。举例来说，SOI装置一般具有减少的结电容、小到没有的反向主体效应、软错误免疫性、完全的介电隔离以及小到没有的栓锁效应。因此，SOI技术可实现较高速的性能、较高的组装密度以及减少的功率消耗。

存在两种类型的常规SOI装置：部分耗尽SOI(PD-SOI)装置以及全耗尽(FD-SOI)装置。常规的PD-SOI晶体管装置是装置操作期间主体厚度比硅中的耗尽层的最大宽度厚的装置。常规的FD-SOI晶体管装置是装置操作期间主体厚度比硅中的耗尽层的最大宽度薄的装置。因此，在操作期间，PD-SOI装置经历硅主体的“部分”耗尽，而FD-SOI经历硅主体的“完全”耗尽。常规的PD-SOI和FD-SOI装置是平坦的装置且因此在晶片的平面中形成。

PD-SOI和FD-SOI装置具有其自身各自的优点和缺点。举例来说，虽然PD-SOI装置可易于制造，但由于与其相关联的浮动主体效应而遭受沉重的设计负担。更确切地说，在PD-SOI装置中，轰击离子化在一个源极/漏极区附近产生的电荷载流子可能会在晶体管沟道下方的浮动主体中累积。当在浮动主体中累积了足够的载流子时，会有效地改变主体电势。

由于电荷在浮动主体区中堆积，所以会在PD-SOI装置中发生浮动主体效应。此种浮动主体效应可能会导致装置的电流-电压(I-V)曲线中发生扭结，因而使电路的电性能降级。一般来说，PD-SOI装置的主体电势可能会在静态、动态或瞬态装置操作期间变化，且是例如温度、电压、电路拓扑和开关历史等许多因素的函数。因此，使用PD-SOI装置的电路设计必须考虑到这类因素，且因此，存在浮动主体效应呈现为采用PD-SOI装置的重要障碍的某些电路应用。

在SOI装置中避免浮动主体效应的另一方法是采用全耗尽SOI(FD-SOI)技术。FD-SOI装置不会遭受浮动主体效应，因为主体在装置操作期间完全耗尽。因此，FD-SOI装置在浮动主体效应方面相对有利于设计。与FD-SOI装置相比，还认为PD-SOI装置提供较好的结电容、较低的断态泄漏、较少的软错误、较低的操作电压和较低的栅极延迟。

传统上，在FD-SOI技术中，使用具有低的主体掺杂和/或薄的主体厚度的装置。此外，为了对短沟道效应实现良好控制，通常将装置主体厚度减少到小于栅极长度的三分之一。然而，这会引发其自身的一系列问题，因为具有均匀超薄Si薄膜的SOI衬底(这是制造具有超薄主体的FD-SOI装置所需要的)难以获得或制造，且Si薄膜厚度的不均匀性可能会导致装置特征出现重大波动，并对制造的简易性产生负面影响。此外，难以在与高性能FD-SOI晶体管相同的芯片上建置模拟晶体管、高电压I/O晶体管或具有不同Vt的晶体管。这些类型的晶体管较容易与PD-SOI晶体管一起建置。

因此，能够在单个半导体衬底上可靠地形成PD-SOI和FD-SOI两种晶体管装置作为集成电路制造工艺的一部分将是有用的，其中可基于电路应用需求而采用任一种装置。

发明内容

本发明涉及形成全耗尽绝缘体上硅(FD-SOI)和部分耗尽绝缘体上硅(PD-SOI)晶体管装置作为集成电路制造工艺的一部分。在同一半导体衬底上形成这些不同类型的晶体管以使得可满足不同的电路应用需求。举例来说，可在速度和低阈值电压(Vt)较重要的情况下使用FD-SOI晶体管。同样，可在低关断电流较重要、需要高电压I/O晶体管、需要模拟晶体管、需要动态的Vsub调制和/或需要具有不同Vt的多个晶体管的情况下使用PD-SOI晶体管。尤其还可通过多晶硅层和衬底来建置电容器。类似地，也可制造双极晶体管。

根据本发明的一个或一个以上方面，揭示一种形成全耗尽绝缘体上硅(FD-SOI)晶体管和部分耗尽绝缘体上硅(PD-SOI)晶体管作为集成电路制造工艺的一部分的方法。所述方法包含提供绝缘体上硅(SOI)衬底，其包括形成在绝缘材料层上的硅材料层，所述绝缘材料层随后形成在半导体衬底上。通过在硅材料层上生长第一生长的氧化物材料层而初始使所述硅材料层的厚度变薄为适合于形成部分耗尽晶体管，其中生长第一生长的氧化物材料层会通过作为生长过程的一部分消耗硅而使硅材料层变薄。接着，在第一生长的氧化物材料层上形成氮化物材料层。将氮化物材料层、第一生长的氧化物材料层和硅材料层图案化(例如，经蚀刻)，以在其中形成用于隔离区的沟槽。沉积介电材料层以填充沟槽，并将这个介电材料层平坦化。SOI衬底中将形成部分耗尽晶体管的区域经遮盖，并从将形成全耗尽晶体管的区域中移除氮化物材料层。在将形成全耗尽晶体管的区域中移除第一生长的氧化物材料层。接着，在SOI衬底中将形成部分耗尽晶体管的区域中移除遮罩。通过在硅材料层上生长第二生长的氧化物材料层而使将要形成全耗尽晶体管的区域中的硅材料层的厚度变薄为适合形成全耗尽晶体管，其中第二生长的氧化物材料层通过作为生长过程的一部分消耗硅而使硅材料层变薄。接着，从将要形成部分耗尽晶体管的区域中移除氮化物材料层。在将形成部分耗尽晶体管的区域中移除第一生长的氧化物材料层，并在将形成全耗尽晶体管的区域中移除第二生长的氧化物材料层。因此，在将形成部分耗尽晶体管的区域中形成部分耗尽晶体管，并在将形成全耗尽晶体管的区域中形成全耗尽晶体管。

根据本发明的一个或一个以上其它方面，揭示一种集成电路，其包含形成在单个半导体衬底上的全耗尽晶体管和部分耗尽晶体管。所述全耗尽和部分耗尽晶体管作为集成电路制造工艺的一部分而形成，其中在半导体衬底的比其中形成部分耗尽晶体管的绝缘体上硅(SOI)区更薄的绝缘体上硅(SOI)区内形成全耗尽晶体管。

附图说明

图1是说明根据本发明的一个或一个以上方面用于在集成电路制造工艺中形成全耗尽绝缘体上硅(FD-SOI)和部分耗尽绝缘体上硅(FD-SOI)晶体管装置的示范性方法的流程图。

图2-15是说明根据本发明的一个或一个以上方面在如图1的示范性方法的集成电路制造工艺中形成示范性全耗尽绝缘体上硅(FD-SOI)和部分耗尽绝缘体上硅(FD-SOI)晶体管装置的不完整的横截面图。

具体实施方式

图1说明根据本发明的一个或一个以上方面在集成电路制造工艺中形成全耗尽绝缘体上硅(FD-SOI)和部分耗尽绝缘体上硅(FD-SOI)晶体管装置的示范性方法10。虽然所属领域的技术人员将了解，图1的方法可应用于制造各种和许多装置，但为了说明目的，下文就所述方法与图2-15中描绘的示范性装置的关系来论述所述方法。然而，不应认为这是进行限制。

在方法100(图1)中，在12处提供绝缘体上硅(SOI)起始材料102(图2)。SOI起始材料可包括半导体衬底104。在所述衬底上形成一层非导电性绝缘材料106。在绝缘材料层106上形成薄硅层108(图2)。所述绝缘材料层106例如可包括掩埋的氧化物层(BOX)。类似地，半导体衬底104可包括任何类型的半导体主体(例如，由硅或SiGe形成)(例如半导体晶片或晶片上的一个或一个以上小片)，以及与其相关的其它任何类型的半导体层。举例来说，硅层108的厚度可在约800埃与约1200埃之间。

在14处，在硅层108上生长第一生长的氧化物基材料层112(图3)。当第一生长的氧化物材料层112生长时，作为生长过程的一部分而消耗掉硅材料层108的一部分。以此方式，生长氧化物材料层112会减少硅层108的厚度(特别是在随后移除第一生长的氧化物材料层112之后)。举例来说，可将第一生长的氧化物材料层112的厚度形成为约200埃或以下，使得硅材料层的厚度变薄为在约800埃与约1000埃之间。在任何情况下，硅材料层112均具有适合于在其中形成部分耗尽晶体管的最终厚度。

接着，在16处，在氧化物层112上沉积氮化物基材料层114(图4)。举例来说，可将所述氮化物材料层114的厚度形成为在约700埃与约800埃之间。接着，在18处将氮化物材料层114、第一生长的氧化物材料层112和硅层108图案化并蚀刻掉，以在其中形成沟槽118。所述沟槽在SOI衬底内隔离不同的“活性”区域或区120，其中可(在随后的处理后)形成不同的装置，例如全耗尽或部分耗尽晶体管(图5)。应了解，虽然在所说明的实例中描绘了三个沟槽118和四个活性区，但根据本发明的一个或一个以上方面可形成任何合适数目的此种区域。

可用任何合适的方式(例如用光刻技术)执行16处的图案化，其中光刻法广义上是指用于在各种媒介之间转移一个或一个以上图案的工艺。在光刻法中，在作为图案转移目标的一个或一个以上层(例如，层114、112、108)上形成感光抗蚀涂层(未图示)。接着，通过将抗蚀涂层暴露到一个或一个以上类型的辐射或光而将其图案化，所述辐射或光(选择性)地穿过含有所述图案的插入的光刻遮罩。所述光根据所使用的抗蚀剂的类型而使抗蚀涂层的暴露或未暴露部分变得较可溶或较难溶。接着，使用显影剂移除较可溶的区域，从而留下经图案化的抗蚀剂。经图案化的抗蚀剂接着可充当下方层的遮罩，可对所述层选择性地进行处理(例如，蚀刻)以将图案转移到其上。

举例来说，接着在20处沉积介电材料层122(例如氧化物基材料)(图6)。这个材料120填充不同活性区120之间的沟槽118，并使所述活性区(从而以及在其中形成的装置)彼此电隔离。应了解，优选沉积而非生长所述介电材料层122，使得在形成此层时不消耗硅材料108。举例来说，可通过化学气相沉积工艺(例如高压化学气相沉积(HPCVD))来形成介电材料层122。举例来说，接着在22处执行平坦化活动(例如化学机械抛光(CMP))以移除多余材料122并使介电材料层122平坦化(图7)。应了解，氮化物材料层114可充当CMP工艺的阻挡层。

举例来说，接着在24处用遮盖材料层126(例如抗蚀剂)遮盖将形成部分耗尽晶体管的活性区域(图8)。应了解，虽然在说明的实例中将两个活性区域120a、120b描绘成被遮盖且将两个活性区域120c、120d描绘成不被遮盖，但根据本发明的一个或一个以上方面可遮盖(或不遮盖)任何合适数目的区域。在26处，从将形成全耗尽晶体管的活动区域120c、120d中移除氮化物材料层114(图9)。举例来说，可使用等离子蚀刻来移除氮化物材料层114。

在28处，接着例如通过用氟化氢(HF)基试剂剥离或蚀刻第一生长的氧化物材料层112，而从活性区域120c、120d中此层(图10)。应了解，由于沉积的材料层122是由相同或类似的介电材料形成的，所以也在28处移除此层122在活性区域之间的多余(未被遮盖的)量。接着在30处从部分耗尽晶体管区域中移除在24处形成的遮盖材料层126(图11)。然而，应了解，可在移除第一生长的氧化物材料层112之前移除遮盖材料层126。

在32处，在SOI中将形成全耗尽晶体管的区域120c、120d上生长第二生长的氧化物材料层130(图12)。生长第二生长的氧化物材料层130会作为氧化物生长过程的一部分而消耗掉区域120c、120d中的某些硅108c、108d。因此，生长第二生长的氧化物材料层130会使区域120c、120d中的硅材料108c、108d进一步变薄(特别是在随后移除第二生长的氧化物材料层130之后)。举例来说，第二生长的氧化物材料层130可使区域120c、120d中的硅材料层108的厚度变薄为在约50埃与约200埃之间。在任何情况下，区域120c、120d中的硅材料108c、108d的区域均具有适合在其中形成全耗尽晶体管的最终厚度。其将了解，区120a、20b上剩余的氮化物材料114防止第二生长的氧化物材料层130在其上生长。

在34处，从将形成部分耗尽晶体管的活性区域120a、120b中移除氮化物材料层114(图13)。举例来说，可使用热磷酸溶液和/或等离子蚀刻来移除氮化物材料层114。接着，举例来说，例如通过使用氟化氢(HF)基溶液剥离层112和130，而在36处分别从活性区域120a、120b和120c、120d中移除第一生长的氧化物材料层112和第二生长的氧化物材料层130(图14)。应了解，由于沉积的材料层122是由相同或类似介电材料形成的，所以也在36处移除此层122在活性区域之间的多余(未被遮盖的)量。同样，分别在活性区域120a、120b和120c、120d(其中将分别形成部分耗尽和全耗尽晶体管)中暴露具有不同厚度的硅108a、108b和108c、108d的不同部分。

因此，在38处，可在不同区中形成不同的晶体管(图15)。更确切地说，可在包括进一步变薄的硅108c、108d的区120c、120d中形成全耗尽绝缘体上硅(FD-SOI)晶体管，同时可在包括变薄的硅108a、108b的区120a、120b中形成部分耗尽绝缘体上硅(PD-SOI)晶体管。应了解，虽然在所说明的实例中描绘了两个变薄的硅区108a、108b和两个进一步变薄的硅区108c、108d，但根据本发明的一个或一个以上方面，可在半导体衬底上形成任何合适数目的此类区。类似地，虽然在呈现的实例中在进一步变薄的硅区108d中说明了仅一个FD-SOI晶体管150，且在变薄的硅区108a中说明了仅一个PD-SOI晶体管152，但可在不同的区108a、108b、108c、108d中形成任何合适数目的晶体管。可通过略微改变特定制造工艺和/或选择性地将所述区的不同部分暴露于不同的处理来形成不同的晶体管。举例来说，可选择性遮盖变薄的区108a、108b中的特定部分，以接纳一个或一个以上类型的掺杂材料中的较多或较少材料。

一般来说，为了建立所述不同的晶体管中的任何一者，形成栅极结构160以及源极和漏极区164、166(图15)，其后可执行硅化、金属化和/或其它后端处理(未图示)。为了形成栅极结构160，在硅区的上表面上形成薄的栅极氧化物170。举例来说，可通过如热氧化处理等任何合适的材料形成工艺形成栅极氧化物170。举例来说，氧化物层170可(例如)在存在O2的情况下在约800摄氏度与约1000摄氏度之间的温度下形成为厚度在约20埃与约500埃之间。举例来说，这个氧化物材料层170可在高电压CMOS晶体管装置中充当栅极氧化物。或者，举例来说，可形成厚度为约70埃或以下的氧化物材料层170，以在低电压CMOS晶体管装置中充当栅极氧化物。

接着，在栅极氧化物材料层170上沉积栅极层172(例如，多晶硅或其它传导材料层)。举例来说，多晶硅层172可形成在约1000埃到约5000埃之间，且依据将要形成的晶体管的类型，可包含例如p型掺杂物(硼)或n型掺杂物(例如，磷)的掺杂物。掺杂物可起初施加在多晶硅172中，或可(例如，经由掺杂过程)随后添加到其中。接着，将栅极氧化物170和栅极多晶硅172层图案化以形成栅极结构160，所述栅极结构160包括栅极电介质和栅极电极，且其位于硅区108中的沟道区174上。

在形成经过图案化的栅极结构之后，(例如)可依据将要形成的晶体管类型而执行LDD、MDD或其它扩充植入(未图示)，且可沿着经图案化的栅极结构160的左右横向侧壁形成左右侧壁隔板178a、178b。接着，执行用以形成源极(S)区164和漏极(D)区166的植入，其中可在形成源极和漏极区164、166的过程中使用任何合适的遮罩和植入工艺，以实现所要的晶体管类型。举例来说，可利用PMOS源极/漏极遮罩来界定一个或一个以上开口，通过所述开口执行p型源极/漏极植入(例如，硼(B和/或BF2))以形成PMOS晶体管装置的p型源极和漏极区。类似地，可采用NMOS源极/漏极遮罩以界定一个或一个以上开口，通过所述开口执行n型源极/漏极植入(例如，磷(P)和/或砷(As))以形成NMOS晶体管装置的n型源极和漏极区。依据所采用的遮盖技术的类型，此种植入也可按照需要选择性地掺杂特定晶体管的栅极结构160的多晶硅172。应了解，因此在不同晶体管中的源极和漏极区164、166之间界定沟道区174。也应了解，如果需要的话，可在形成栅极氧化物170之前掺杂沟道区174以调整Vt。

因此，根据本发明的一个或一个以上方面形成晶体管允许在单个集成电路制造工艺中制造全耗尽绝缘体上硅(FD-SOI)和部分耗尽绝缘体上硅(PD-SOI)晶体管装置。在同一半导体衬底上形成不同类型的晶体管允许结合其各自的优点来满足不同的电路应用要求。举例来说，可在较高速度和较低阈值电压(Vt)较为重要的情况下使用FD-SOI晶体管。同样，可在较低关断电流较重要的情况下、在需要高电压I/O晶体管的情况下、在需要动态Vsub调制用的晶体管的情况下和/或在需要具有不同Vt的多个晶体管的情况下使用PD-SOI晶体管。类似地，也可根据本发明的一个或一个以上方面制造双极晶体管。

所属领域的技术人员将了解，在不偏离本发明的范围的情况下，可对所描述的实施例的步骤或结构作出各种其它添加、删除、取代和其它修改。