无需使用CMP工艺去除SOI衬底上硬掩模的结构和方法

摘要

本发明的实施例涉及无需使用CMP工艺去除SOI衬底上硬掩模的结构和方法。在无需使用化学机械抛光（CMP）工艺的情况下从SOI衬底去除硬掩模材料。在深沟槽反应离子刻蚀（RIE）工艺之后，在硬掩模材料上沉积阻挡材料。去除硬掩模材料的顶部上的阻挡材料。使用选择湿法刻蚀工艺去除硬掩模材料。有效控制槽的凹陷深度。

说明书

技术领域

本发明通常涉及一种用于无需使用化学机械抛光（CMP）工艺 去除SOI衬底上的硬掩模的方法。

背景技术

对于以22nm技术以及更先进技术处理的嵌入式DRAM （eDRAM）而言，深沟槽侧壁处的传统间隔体无法用于充分刻蚀深 沟槽。如果没有深沟槽侧壁处的间隔体，则难于去除硬掩模材料。 当在SOI衬底中刻蚀深沟槽时，由于存在BOX层，因此难于去除硬 掩模材料。体衬底上硬掩模去除的传统方法使用湿法工艺。硼硅酸 盐玻璃（BSG）典型地用作硬掩模材料。可以通过湿法工艺容易地 刻蚀BSG，诸如氢氟酸（HF）或缓冲氢氟酸（BHF）。由于SOI衬 底具有BOX层，因此无法使用湿法工艺。CMP工艺可以用于去除 硬掩模材料。然而，由于CMP工艺自身的变化以及硬掩模材料厚度 非均匀性，CMP工艺会引起硬掩模厚度的变化。CMP工艺非均匀性 直接导致凹陷深度的变化，并且可能引起深沟槽至衬底的漏电流。 还可能导致深沟槽间短路或通过刻蚀工艺暴露的节点电介质。由于 金属高介电常数（MHK）节点电极的氧化，因此暴露的绝缘节点会 导致衬底翘曲。两步深沟槽CMP工艺可能减少深度变化，但是也增 加成本。

发明内容

在本发明的第一方面中，一种形成器件的方法，包括提供具有 顶部SOI层、中间BOX层以及底部衬底层的绝缘体上半导体（SOI） 衬底。该方法包括在SOI衬底上沉积硬掩模层。该方法包括在SOI 衬底中形成沟槽，其中沟槽延伸进入衬底层。该方法包括在硬掩模 层的顶部表面上以及在沟槽的底部和侧壁上沉积阻挡层。该方法包 括去除阻挡层的、在硬掩模层之上以及在沟槽的底部上的部分。该 方法包括去除硬掩模层。该方法包括去除阻挡层的、在沟槽的侧壁 上的剩余部分。该方法包括沉积用于填充沟槽的第一导电材料。该 方法进一步包括平坦化第一导电材料。该方法还包括从沟槽中去除 第一导电材料的一部分，其中第一导电材料的顶部表面在SOI层的 底部表面之下并且在衬底层的顶部表面之上。

在本发明的又一方面中，一种形成器件的方法，包括提供具有 顶部SOI层、中间BOX层以及底部衬底层的绝缘体上半导体（SOI） 衬底。该方法包括在SOI层的顶部表面上沉积焊盘氮化物层。该方 法包括在焊盘氮化物层的顶部表面上沉积硬掩模层。该方法包括在 SOI衬底中形成沟槽，其中沟槽延伸进入衬底层。该方法包括在硬掩 模层的顶部表面上以及在沟槽的底部和侧壁上沉积阻挡层。该方法 包括去除阻挡层的、在硬掩模层之上以及在沟槽的底部上的部分。 该方法包括去除硬掩模层。该方法包括去除阻挡层的、在沟槽的侧 壁上的剩余部分。该方法包括在焊盘氮化物层的顶部表面上以及在 沟槽的底部和侧壁上沉积节点介电层。该方法包括在节点介电层的 顶部表面上沉积衬垫层。该方法包括在衬垫层的顶部表面上沉积用 于填充沟槽的第一导电材料。该方法包括平坦化第一导电材料。该 方法还包括从沟槽中去除第一导电材料的一部分，其中第一导电材 料的顶部表面在SOI层的底部表面之下并且在衬底层的顶部表面之 上。该方法还包括去除节点介电层的在焊盘氮化物衬垫之上的一部 分以及衬垫层的在焊盘氮化物衬垫之上的一部分，以及从沟槽的位 于第一导电材料的顶部表面之上的侧壁去除节点介电层的一部分以 及衬垫层的一部分。

在本发明的进一方面中，一种器件，包括具有SOI层、BOX层 以及衬底层的绝缘体上半导体（SOI）衬底。该器件包括沉积于SOI 衬底的顶部表面之上的焊盘氮化物层。该器件包括形成于SOI衬底 中的沟槽，其中沟槽延伸进入衬底层。该器件包括沉积于第一沟槽 的底部和侧壁上的节点介电层。该器件还包括沉积于节点介电层顶 部表面上的衬垫层。该器件还包括沉积在沟槽中的第一导电材料， 其中第一导电材料的顶部表面在SOI层的底部表面之下并且在衬底 层的顶部表面之上，其中节点介电层的顶部表面以及衬垫层的顶部 表面与第一导电材料的顶部表面是共面的。

在本发明的另一方面中，一种在机器可读介质中有形体现的用 于设计、制造或测试集成电路的设计结构，该设计结构包括具有SOI 层、BOX层以及衬底层的绝缘体上半导体（SOI）衬底。该设计结 构包括沉积于SOI衬底的顶部表面上的焊盘氮化物层。该设计结构 包括形成于在SOI衬底中形成的沟槽，其中沟槽延伸进入衬底层。 该设计结构包括沉积于第一沟槽的底部和侧壁上的节点介电层。设 计结构还包括沉积于节点介电层顶部表面上的衬垫层。该设计结构 还包括沉积在沟槽中的第一导电材料，其中第一导电材料的顶部表 面在SOI层的底部表面之下并且在衬底层的顶部表面之上，其中节 点介电层的顶部表面以及衬垫层的顶部表面与第一导电材料的顶部 表面是共面的。

附图说明

参考描绘本发明示例性实施例的非限制性示例的附图，在下面 的详细描述中阐述本发明。

图1示出了根据发明的一个实施例的开始结构以及工艺步骤；

图2-图8示出了根据发明的一个实施例的工艺步骤以及中间结 构；

图9示出了根据发明的一个实施例的工艺步骤以及最终结构； 以及

图10示出了在半导体设计、制造和/或测试中使用的示例性设计 流程的框图。

具体实施方式

此处所公开的是一种无需使用化学机械抛光（CMP）工艺去除 SOI衬底上硬掩模的结构和方法。通过在深沟槽离子刻蚀（RIE）工 艺之后在硬掩模材料上沉积阻挡材料以及去除在硬掩模材料顶部上 的阻挡材料，选择性湿法刻蚀工艺可以用于选择性地去除硬掩模材 料。在节点介电质沉积之前，可以容易地去除阻挡材料。通过实施 湿法刻蚀工艺以去除硬掩模材料，可以有效地控制凹陷深度以及提 供在22nm技术以及更先进技术中的嵌入式DRAM（eDRAM）器件 的产率提高。

图1示出了根据本发明的一个实施方式的开始结构以及处理步 骤。开始结构100包括绝缘体上半导体（SOI）衬底105。SOI衬底 105包括顶部SOI层130、中间BOX层120以及底部衬底层110。 SOI层130具有大约100埃到大约1500埃范围的厚度，但可以更薄 或更厚。BOX层120可以具有大约900埃到大约1900埃范围的厚度， 但可以更薄或更厚。衬底110可以包括硅、外延硅或单晶硅或其它 材料或材料的组合。

焊盘氮化物层140沉积于SOI衬底130的顶部表面上。可以通 过常规的沉积方法（诸如化学气相沉积（CVD）或任何其它已知或 随后开发的方法）沉积焊盘氮化物层140。焊盘氮化物层140可以包 括氮化硅或其它材料或材料的组合。焊盘氮化物层140可以具有在 从大约400埃到大约1600埃的范围中的厚度，但可以更薄或更厚。

硬掩模层150沉积于焊盘氮化物层140的顶部表面上。可以通 过常规的沉积方法（诸如CVD或等离子体增强化学气相沉积 （PECVD））沉积硬掩模层150。硬掩模层150可以包括氧化硅、 高密度等离子体（HDP）氧化物、氧化铪、硼硅酸盐玻璃（BSG） 氧化物、非掺杂硅酸盐玻璃（USG）氧化物或其它材料或材料的组 合物。硬掩模层150可以具有在从大约100埃到大约12000埃的范 围中的厚度，但可以更薄或更厚。由于未使用深沟槽CMP工艺，因 此可以减少硬掩模层厚度以获得更好的硬掩模去除裕量（margin）。

形成穿过硬掩模层150、焊盘氮化物层140以及SOI衬底105 的沟槽160。沟槽160延伸进入衬底层110。可以使用诸如RIE之类 的常规刻蚀工艺形成槽160。

参考图2，在硬掩模层150的顶部表面上以及沟槽160的底部和 侧壁上沉积阻挡层170。可以通过常规的沉积方法（诸如原子层沉积 （ALD）、CVD、低压CVD（LPCVD）、分子层沉积（MLD）、PECVD 或任何其它已知或随后开发的方法）沉积阻挡层170。阻挡层170 可以包括任何阻碍材料（诸如氮化物、高温氧化硅（HTO）、氧化 铪、氧化铪硅或在氧化物上具有高选择性的其它材料或材料组合。 基于是否仅使用氮化物或氮化物加HTO，阻挡层170可以具有在从 大约30埃到大约170埃的范围中的厚度，但可以更薄或更厚。在硬 掩模层150的随后去除期间，阻挡层170保护BOX层120的侧壁。 硬掩模层150具有相对于阻挡层170的刻蚀选择性。

参考图3，去除从硬掩模层150之上以及从沟槽160的底部去除 阻挡层170的一部分，而不从沟槽160的侧壁区域任何部分。可以 通过常规方法（诸如各向异性RIE）或通过CMP工艺去除阻挡层170。 在沟槽160的侧壁上保留阻挡层的一部分170’。

参考图4，去除硬掩模层150。可以通过使用选择性刻蚀工艺或 其它任何已知或随后开发的方法去除硬掩模层150。可以使用在硬掩 模层150和阻挡层170’之间具有选择性的湿法刻蚀。氢氟酸（HF）、 缓冲氢氟酸（BHF）或其它材料或可用于去除硬掩模层150的材料 的组合。BOX层120被阻挡层170’保护，并且在刻蚀工艺期间不会 受到损害。还可以使用干法刻蚀工艺，诸如RIE。

参考图5，选择性去除阻挡层在沟槽160侧壁上的剩余部分170’。 可以通过在焊盘氮化物层140、SOI层130以及BOX层120之间具 有选择性的常规湿法或干法刻蚀去除剩余部分170’。在不损失SOI 层130和BOX层120的情况下，热磷酸或其它材料或材料组合可以 用于去除阻挡层的剩余部分170’。可以使用具有相比于SOI层130 以及BOX层120的与焊盘氮化物层140的选择性更小的材料。

参考图6，在焊盘氮化物层140的顶部表面上以及在沟槽160 的底部和侧壁上沉积节点介电层180。可以通过常规的沉积方法（诸 如CVD、ALD或其它任何已知或随后开发的方法）沉积节点介电层 180。节点介电层180可以包括氮化硅、氧化硅、氮氧化物、高K电 介质或其它材料或材料组合。在节点介电层180的顶部表面上沉积 衬垫层190。可以通过常规的沉积方法（诸如CVD、ALD、MLD或 其它任何已知或随后开发的方法）沉积衬垫层190。衬垫层190可以 包括氮化钛、金属或其它材料或材料组合。在衬垫层190之上保形 沉积第一导电材料200以填充沟槽160。可以通过常规的沉积方法 （例如CVD或其它任何已知或随后开发的方法）沉积第一导电材料 200。第一导电材料200可以包括掺杂硅、多晶硅、氮化钛、金属或 其它材料或材料组合。

参考图7，平坦化第一导电材料200，并且使第一导电材料200 凹入沟槽160。可以使用常规工艺（诸如CMP或RIE）去除和凹陷 第一导电材料200。在沟槽160中保留导电材料200’。剩余的导电材 料200’的顶部表面在SOI层130的下表面之下并且在衬底层110的 顶部表面之上。

参考图8，从焊盘氮化物层140之上以及从沟槽160的在剩余导 电材料200’的顶部表面之上的侧部去除节点介电层180的一部分。 通过常规方法（诸如RIE）去除节点介电层180以及衬垫层190的一 部分。节点介电层的一部分180’以及衬垫层的一部分190’保留在沟 槽160的侧壁上。

参考图9，在焊盘氮化物层140之上保形地沉积第二导电材料 210以填充槽160（未示出）。可以通过常规的沉积方法（诸如CVD 或其它任何已知或随后公开的方法）沉积第二导电材料210。第二导 电材料210可以包括掺杂硅、多晶硅、氮化钛、金属或其它材料或 材料组合。平坦化第二导电材料210，并且使第二导电材料210凹入 槽160。诸如CMP或RIE之类的常规工艺可以用于去除和凹陷第二 导电材料210。沟槽160中保留导电材料210’。常规工艺可以用于形 成器件，包括eDRAM器件。

设计结构

图10示出了例如在半导体设计、制造和/或测试中使用的示例 性设计流程900的结构图。设计流程900可以基于所设计的IC类型 而变化。例如，用于构建专用IC（ASIC）的设计流程900不同于用 于设计标准组件的设计流程900或不同于用于将所述设计初始化进 入可编程阵列的设计流程900，例如由公司或公司提 供的可编程门阵列（PGA）或现场可编程门阵列（FPGA）。设计结 构920优选地是设计程序910的输入，并且可以来自于IP提供者、 芯片开发者或设计公司，或可以由设计流程的操作员产生或来自于 其它来源。设计结构920包括如图1-图9中所示出的本发明实施方 式，形式为电路图或HDL，硬件描述语言（例如Virology、VHDL、 C等）。设计结构920可以包括一个或多个机器可读介质。例如， 设计结构920可以是如图1-图9所示的本发明实施方式的文档文件 或图形表示。设计结构910优选将图1-图9所示的本发明实施例综 合（或转译）为网表980，此处网表是例如布线、晶体管、逻辑门、 控制电路、I/O、模型等。其描述与其它元件的连接集成电路中的电 路并记录在至少一个机器可读介质中。例如，介质可以是CD、紧凑 型Flash或其它闪存存储器、经由因特网传送的数据包或其它网络匹 配设备。综合可以为迭代程序，其中基于电路的设计规范和参数重 新综合网表980。

设计程序910可包括使用多个输入，例如来自可以容纳公用元 件、电路、器件的集合的库元件930（包括针对给定制造技术（例如 不同技术节点，32nm、45nm、90nm等）的模型、布局以及符号表 示）、设计规范940、特征数据950、验证数据950、设计规则970 以及测试数据文件（其可包括测试图案和其它测试信息）的输入。 设计程序910可以进一步包括，例如标准电路设计工艺，如时序分 析、验证、设计规则检查、布置和绕线操作等。在不脱离本发明领 域及精神的情况下，集成电路设计领域的本领域技术人员可预测到 可能的电子设计自动化工具以及应用程序的范围。本发明的设计结 构不限于任何特定的设计流程。

设计程序910优选将图1-图9所示的本发明实施方式以及任何 额外的集成电路设计或资料（如果可用的话）转换为第二设计结构 990。设计结构990以数据格式存在于存储介质上，用于交换集成电 路布局数据和/或符号数据格式（如以GDSII（GDS2）、GL1、OASIS 或其它适当的格式存储此类设计结构）。设计结构990可包括数据， 例如符号数据、图片文件、测试数据文件、设计内容文件、制造数 据、布局参数、布线、金属层级、通孔、形状、穿过制造线的绕线 数据以及任何其它半导体制造者产生图1-图9所示的发明实施方式 所需的数据。设计结构990随后可进行到阶段995，其中例如设计结 构990：进行至资料输出，发送给制造、发送给掩模间、发送给其它 设计间、传送回客户等。

上述方法用于集成电路芯片的制造中。最终的集成电路芯片由 制造者将其分布于未加工的晶圆形式中（例如是具有多个未封装芯 片的单个晶圆），作为裸片或以封装形式。最近情形中，芯片安装 于单芯片封装中（如塑料载体，具有附加于母板或更高级载体上的 引线）。在其它情形中，芯片随后与其它芯片、分立电路元件和/或 作为（a）中间产品例如母板或（b）最后产品中一部分的其它信号 处理器件集成。最后产品可以是包括集成电路芯片的任何产品，其 范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备的 先进计算产品以及中央处理器。

当前对本发明的描述是出于阐述和描述的目的，但是并不期望 使发明限制或穷举于公开方式。在不脱离本发明领域和精神的范围 内，多种修正和变化对本领域技术人员是显而易见的。为了最佳的 解释本发明的原理以及实际应用，且为了使得其它本领域技术人员 理解同样适于预期特定应用的具有不同修正的发明变化实施方式， 选取实施方式并描述。

工业实用性

该发明在无需使用CMP工艺的SOI衬底处理中应用。