Siトンネリング選択成長によるせり上げSDE構造を持つSub-10-nm CMOSデバイス

摘要

Sub-10-nm平面バルク型MOSFETに関して、反転ソース·ドレイン形成(R-S/D)プロセスにおけるシリコントンネルリング選択成長(SEG)により、せり上げソース·ドレインエクステンション(eSDE)構造を実現し、特性の改善を試みた。 このプロセスは、ゲート電極側壁膜とシリコン基板間に隙間を形成することにより、選択成長シリコン膜の膜厚を自己制限的に精密に制御できることが特長である。 さらに、1度のシリコン選択成長工程により、ソース·ドレイン領域も同時にせり上げることができる。 このせり上げェクステンション技術により、短チャネル効果と寄生抵抗を同時に顕著に抑制できることを確認し、以前報告した5-nm CMOSデバイスに比較して、I{sub}(off)一定条件でのゲート遅延時間(CV/I)の改善をn/pMOSFETs共に確認した。