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朱华平; 戴庆元; 徐健;
上海交通大学,微纳米技术研究院,上海,200030;
纳米级CMOS电路; 漏电流组成; 功耗; 降低技术;
机译:具有自负载效应的纳米级CMOS电路中泄漏电流估计的有效技术
机译:具有地塌陷的电源开关:同时控制纳米级CMOS电路中的亚阈值和栅极泄漏电流
机译:用于CMOS电路设计的低功耗和漏电流减小技术的新方法
机译:非对称栅氧化层厚度技术可降低纳米级单栅SOI MOSFET的栅感应漏电流
机译:纳米级CMOS电路中降低待机泄漏功率的方法。
机译:具有位置载流子散射相关性的准弹道漏电流电荷和电容模型对纳米级对称DG MOSFET有效
机译:CmOs电路设计中低功耗漏电流降低技术的新方法
机译:多点室温下的阈值电压改善和栅极漏电流降低操作单电子晶体管(RT-sET)
机译:待机泄漏电流降低电路和包括该待机泄漏电流降低电路的半导体存储装置
机译:CMOS(互补金属氧化物半导体)技术,可降低漏电流
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