一种降低泄漏功率的多阈值CMOS电路

摘要

本发明公开了一种降低泄漏功率的多阈值CMOS电路，包括逻辑电路、NMOS/PMOS管并联电路，所述逻辑电路接入NMOS/PMOS管并联电路，在NMOS/PMOS管并联电路上形成Sleep端口及Bias端口，其不需要任何复杂的控制电路，设计和实现简单，使漏电功率和与数字功率门控电路相关的噪声最小化。