低介电常数介质膜对器件封装工艺的影响和封装工艺的优化

摘要

近十年来,集成电路产业的发展是非常迅猛的,尤其是表现在电脑主板的南北桥控制芯片和高速视频处理芯片。各大芯片厂商为了突显其技术的前瞻性,在每一次推出新型产品的时候,总是特别强调了新材料的运用。
　　 作为半导体封装技术的工程师,深知芯片制造技术和封装技术的紧密相关性。因此,需要及时了解芯片制造过程中,所运用的新材料、新工艺及其特性,并思考相对应的解决方案,避免封装工艺技术的滞后。
　　 如今在各大半导体封装企业里,对于低介电常数介质膜(Low k Dielectric)晶元的封装,出现了越来越多的质量异常(Quality Issue)从而导致的低良品率(Low Yield),给企业造成了不同程度的效率和成本损失。其缺陷模式主要有两种:晶元切割(wafer Saw)过程中的崩裂(Chipping)和芯片焊线过程中的剥离(Peeling)。
　　 日月光封装测试(上海)有限公司,是属于台湾日月光集团,作为全球最大的半导体封装企业,在2002年进驻上海浦东张江高科技园区,专业从事半导体的封装和测试业务。封装产品形式覆盖了扁平引脚封装(Quad Flat Package,QFP)、球栅阵列封装(Ball Grid Array,BGA)、多模组芯片封装(Multi-chipModule,MCM)和系统嵌入封装(System in Package,SiP)等。近些年来,随着Low K介质膜晶元被终端客户和上游晶元厂(SMIC、GSMC、TSMC)的广泛运用,要求我们必须尽快改善Low K介质膜晶元的封装技术。
　　 笔者作为公司技术团队的项目负责人,带领各工艺制程的工程师,并在相关部门的大力协助下进行封装工艺优化的研究。本文的重点,就是从所受影响最主要的两大封装制程步骤:晶元切割和芯片焊线的工艺方法、设备特性、封装材料以及参数设置出发,探讨和研究对于Low K介质膜晶元封装的解决方案。同时也希望此文,能为国内蓬勃发展的半导体封装企业,提供一些工艺优化和问题解决的可借鉴的方法。