物理设计

摘要： 在芯片物理设计的完成阶段,为了满足设计规则中金属密度要求,需要填充冗余金属。增加的金属层会产生额外的寄生电容,导致芯片的时序结果恶化。40 nm以上的工艺节点中,这些额外增加的寄生电容对于时序的影响在0.12%左右,这个时序偏差甚至比静态时序分析与SPICE仿真之间的误差还小,在芯片设计时通常忽略它。然而在使用FinFET结构的先进工艺节点中,这个时序偏差必须要进行修复。以一款FinFET结构工艺的工业级DSP芯片为实例,使用QRC工具对比了芯片填充冗余金属前后寄生电容的变化;使用Tempus工具分析了芯片时序结果发生偏差的原因;最后提出了一种基于Innovus平台的时序偏差修复方法,时序结果通过签核验证,有效提高了时序收敛的效率。

摘要： 功耗作为大型SoC芯片的性能功耗面积(PPA)三要素之一,已经变得越来越重要。尤其是当主流设计平台已经发展到了7 nm以下。AI芯片一般会有多个核心并行执行高性能计算任务。这种行为会产生巨大的功耗。因此在AI芯片的设计过程中,功耗优化变得尤为重要。利用一个典型的功耗用例波形或者一组波形,可以从RTL进来开始功耗优化。基本的方式是借助Joules-replay实现基于RTL波形产生相对应的网表波形。在Genus的syn-gen、syn-map、syn-opt三个综合阶段,都可以加入Joules-replay,并且产生和综合网表相对应的波形,用于Innovus PR阶段进一步地进行功耗优化。在Innovus中实现Place和Routing也分为3个阶段:place_opt、cts_opt和route_opt。同样每一步都可以引入Joules-replay来生成功耗优化所需的网表波形。最终在Tempus timing signoff的环境中,再次引入波形进行功耗优化。基于上面的一系列各个节点的精确功耗优化该设计可以获得10%以上的功耗节省。此时再结合multi-bit技术,最终可以获得21%的功耗节省。

摘要： 近十年来,世界上开始大力发展第四代同步辐射光源—衍射极限储存环光源。目前我国正在建设或立项建设两台第四代同步辐射光源:高能同步辐射光源和合肥先进光源。从储存环磁聚焦结构设计与优化、束流注入与集体效应等方面,对第四代同步辐射光源的物理设计与优化进行了介绍;对国际范围内第四代储存环光源装置的研制情况进行了介绍。

摘要： 针对常规时钟树综合得到的时钟偏移大[1]、使用的时钟树单元多、功耗大等对芯片整体设计产生的不利因素,提出了一种分步式时钟树综合方法,即时钟树综合分两步走,第一步主要完成公共路径的时钟树综合,将时钟源转移到芯片中心处,第二步在新的时钟源即芯片中心处向四周做时钟树,由于时钟源位于芯片中心位置,这有利于平衡时钟源到叶节点的延迟。对两种时钟树综合方法进行比较,实验结果表明:分步式时钟树综合的时钟偏移比Innovus工具推荐的时钟树综合少了77ps,时钟树上使用的单元数量少了4458个,并且功耗降低了10mw左右。

摘要： DDR内存从一开始发展到现在,已经经历了4代时间。从早期替代RDR AM和SDR AM开始,DDR就凭借其出色的性能、较低的成本、可靠的物理设计等优点脱颖而出,逐渐发展成为目前最主流的内存配置方案。在经历了4代发展后,现在D D R内存来到了第五代。本刊之前也多次介绍过DDR5内存的相关信息,但和早期还停留在设计方案、制订技术白皮书的阶段不同,现在DDR5内存的技术规范已经非常成熟、全面,产品即将推出,那么,在这个阶段的DDR5内存,又带来了哪些不同以往的新特性和新内容呢?今天我们就带你一起来解读一下。

摘要： 提出了一种适用于嵌入式高性能处理核时序收敛的精细化物理设计方法,针对嵌入式高性能处理核的特定结构、关键路径,从精细化物理设计的角度,以最小的代价最大限度进行时序收敛,基于深亚微米工艺,可实现嵌入式高性能处理核频率为1.5GHz的时序收敛。

摘要： 本文阐述了一支X波段驻波加速管的研发,通过建立束流孔径内的二维电磁场分布,完成了束流动力学计算和射频结构设计,研究了精加工工艺,提升了加速腔的粗糙度和加工精度,建立了微波调谐平台,采用谐振方法和非谐振微扰方法完成了腔体调谐和整管冷测,钎焊排气后在高功率平台上进行了测试.测试结果表明,电子束能量达到6.1 M eV,通过X射线转换靶后1 m处的剂量率为543 cGy/min,满足指标要求.

摘要： 提出了一种适用于嵌入式高性能处理核时序收敛的精细化物理设计方法,针对嵌入式高性能处理核的特定结构、关键路径,从精细化物理设计的角度,以最小的代价最大限度进行时序收敛,基于深亚微米工艺,可实现嵌入式高性能处理核频率为1.5GHz的时序收敛.

摘要： 高温气冷堆(HTGR)已被国际核能领域专家列入第四代先进堆型之一.由于其固有安全性好、出口温度高,在发电、供热、制氢、石油精炼、煤液化、直接还原炼铁等领域都有广泛的应用前景和潜力,可以为降低温室气体排放、应对气候变化、从一次能源的源头排除碳引入、大幅减少中国能源化工工艺带来的局部污染物(酸性气体、粉尘等)等作出重要贡献.清华大学核能与新能源技术研究院成功设计、建造和运行了10 MW高温气冷堆实验堆(HTR-10),并建造了球床模块式高温气冷堆核电站示范工程(HTR-PM),在高温气冷堆研究领域积累了丰富的经验,取得了很多的成果.本文重点介绍基于现有的结构设计和燃料元件设计,利用HTR-10进一步提升冷却剂出口温度、实现超高温运行的物理热工设计研究,阐述其主要的研究进展及取得的成效,为实现具有固有安全性的超高温气冷堆的设计、建造和运行提供参考和依据.

摘要： 介绍了HL-2M装置上满足等离子体放电的磁测量系统的物理设计,主要包括磁探针、磁通环以及电流测量系统的设计.通过HL-2M装置典型的放电位形参数对磁探针的极向布局、有效面积,磁通环的极向布局以及测量等离子体电流的罗氏圈互感值进行了初步设计.目前,HL-2M装置已经完成初始等离子体放电.各个子系统均能达到其测量目标.

摘要： 针对单粒子效应测试对质子束能量的要求,中国原子能科学研究院设计了一台300MeV/A H2+超导回旋加速器,该加速器使用超导线圈实现主磁铁小型化,剥离引出H2+离子获得可变能量的质子束.通过调节剥离点位置和分析剥离后质子的轨迹与束流包络,对该加速器引出过程的束流动力学进行了研究,完成了引出过程的物理设计.结果表明,此台加速器可在205～240MeV、265～300MeV内连续变能量引出质子,在更低能量范围内有单能量点引出质子的能力.

摘要： 本文介绍了28nm下共享存储体物理设计,提出并实现了该模块底层Bank体布局,时钟优化的方法.采用层次化的物理设计方法,手工修改了共享存储体底层Bank体的结构,使顶层的关键路径上的数据通路延时减少了28％,位写使能信号(WEM)的延时减少28％,同时也使得底层Bank布局时绕线和拥塞减少.布局优化方面,通过分析通道间的数据流向调整布局使得底层Bank面积缩小了3％,顶层共享存储体模块面积缩小了10％左右.时钟优化方面,采用双倍线宽、双倍间距手工规划时钟树的方法,并手动添加了时钟树,使得时钟树延时缩小了41％左右.

摘要： 为了减少熵源受到信号的干扰,基于振荡器采样的真随机数发生器,提出了特殊的物理设计实现熵源的方法.首先阐述了该真随机数发生器产生随机数的原理,分析了熵源的基本电路结构,并根据实际设计提出了布局要求,同时给出了详细的布局方法,并按照要求完成熵源的版图设计,完成后的熵源版图与其结构特点保持了较高的一致性,有效避免了周围信号对熵源的干扰,为随机数发生器提供了更好的随机性.

摘要： 10MeV行波加速管是10MeV辐照电子直线加速器的核心部件,其研制过程包括物理设计、机械加工与微波调配.本文阐述了一支10MeV行波加速管的研制过程,该加速管工作频率为2856MHz,采用2π/3工作模式,全长约2m,使用SUPERFISH结合PARMELA完成物理设计,加速腔调谐主要使用活塞探针法,耦合器调配结合使用了三频率法与移动负载法,整管调配时使用非谐振微扰方法,最终完成了该加速管的微波调配.整管的测量数据显示,调配结果满足加速管的物理设计要求.

摘要： 本文主要介绍了一种用于辐照加工的高功率电子辐照加速器Ridgetron的脊形加速腔的物理设计方法.该加速器的设计工作频率为100MHz,输出电子能量为10MeV,设计功率为50kW.本文首先对加速器的脊形加速腔进行了电磁场模拟计算,确定了电磁场的工作模式.然后本文以腔损耗较小为目标,研究了腔体设计的关键参数如腔长度,加速间隙,电脊板厚度,电脊板长度,电极头对腔损耗的影响.之后,本文分析了不同加速次数对能量获得的影响,并确定了合适的加速次数.

摘要： 针对本院高功率太赫兹自由电子激光(THz FEL)装置,结合目前FEL振荡器的实际情况,完成了THz波段波导光腔对光腔品质影响的理论分析和模拟计算,确定了不同频段实验所需合适的波导尺寸.理论分析与数值模拟表明光腔加入波导管后减少了腔损耗,使腔内增益提高约30％.完成了不同波导尺寸在不同频段的影响计算,并确定了不同频段合适的波导尺寸.进一步考察了波导尺寸间隙在14mm和22mm时对光腔质量及品质的影响.

摘要： 随着集成电路工艺的不断发展,MOS晶体管的栅氧化层越来越薄,同时为了提高芯片的性能而采取了salicide制程,使得随着工艺尺寸的缩小,半导体器件本身的静电防护能力越来越弱,这对片上ESD(静电放电)设计带来巨大的挑战.在深亚微米芯片中出现了I/O端口旁的静电防护电路完好,芯片内部电路被烧毁的情况.因此,面向芯片的静电防护设计,不仅要研究I/O端口旁的静电防护器件的选取和设计,而且必须研究整颗芯片的静电防护网络的设计.本文针对深亚微米工艺进行X(芯片代号)芯片静电防护的设计研究,主要从静电防护器件的选取与设计、静电防护网络的构建、静电防护器件及静电防护网路的物理设计进行研究,设计一款能够通过HBM(人体放电模式)2000V,MM(机器放电模式)200V静电防护能力的芯片.

摘要： 在纳米级工艺下，互连线所造成的延时已经成为影响设计性能的主要因素。随着晶体管尺寸的缩小，单位面积上可集成的晶体管数目越来越多，集成度的提高意味着要在单位面积内布放更多的信号线，这对于纳米级物理设计来说，可谓是一项严峻的挑战.在物理设计的过程中,存在一些特殊的情况导致布局困难,针对这种情况结合工程实践运用基于力指向方法的可布通性驱动的布局算法,分析其对于时序优化所带来的好处和并解决力指向方法中其存在的问题,旨在提高布局布线的质量效果和设计的性能,减小互联线延时和互联线之间的串扰.最后,通过分析比较采用这种方法相对于ICC布线器所获得的优势.

摘要： 本文介绍了一款高性能DSP的物理设计,此芯片采用40nm工艺,物理设计在层次化设计的基础上,引入了固化设计的思想,极大地缩短了设计周期.文中对FT-DX芯片中的ALU部件的结构进行简要描述,着重介绍了ALU模块的设计、优化方法,对于半定制设计性能较低的缺陷,对关键路径进行了精细化的优化.介绍了三种时钟树优化的方法,有效利用时钟偏差,进一步提升了设计性能.

摘要： 本文研究了一种全腔提取结构透明阴极相对论磁控管,提取结构采用径向耦合孔与扇形波导耦合输出,结构更加紧凑.用三维全电磁PIC程序进行了数值计算,在1.38GHz,获得了近3GW的功率输出,效率超过了50％.

摘要： 提供了与在频谱中传送基于序列的信号有关的无线通信系统和方法。第一无线通信设备获得用于在频谱中传送基于序列的信号的配置。该配置指示频谱中的资源以及资源的频率分布模式。第一无线通信设备基于该配置在频谱中与第二无线通信设备传送基于序列的信号。基于序列的信号包括物理上行链路控制信道(PUCCH)信号或物理随机接入信道(PRACH)信号中的至少一项。频率分布模式指示频率交织体结构、频率梳结构或频率微型交织体结构中的至少一项。

摘要： 本发明公开了一种终端设备的物理安全与逻辑安全设计方法。物理安全设计通过防拆互绕、交互组合的安全机制对终端进行防拆区域划分，设置多套独立的防拆检测电路，每1个防拆区域至少由2路防拆电路保护，每1路防拆电路保护多个防拆区域，每1个防拆区域之间至少存在1路不同的防拆电路，进而保障终端的物理安全。逻辑安全设计将处理器存储区域划分为用户Boot域、应用程序执行域、应用程序备份域及应用数据域；应用程序升级时不直接覆盖原程序，不破坏应用数据；且采用验签及密文下载机制，保障应用程序在下载、升级、启动过程中的安全。本发明旨在物理、逻辑两方面提高终端设备的安全性，避免现有终端产品硬件物理、软件逻辑设计中的安全隐患。

摘要： 公开了一种用于通过以下操作来自动综合定制集成电路的系统和方法：接收所述定制集成电路的规格，其中所述规格包括计算机可读代码以及针对所述定制集成电路的一个或多个制约；在数据模型中对架构层级知识进行编码以生成并传递针对所述计算机可读代码独特定制的芯片规格的物理综合的新制约；在架构优化期间接收与在进行了详细物理综合之后的流程中后来观察到的成本一致的预见成本函数，其中所述预见成本函数是通过前一迭代生成的并且经由所述数据模型供给至后一迭代；以及使用所述数据模型来将一个优化点处可利用的信息自动转译成设计流程的不同位置处调用的另一优化点的制约。

摘要： 需要一种兼顾了小型化或便携化、以及磁场的校正精度的维持或提高的物理封装。3轴磁场校正线圈(96)设置在包围配置有原子的时钟跃迁空间(52)的真空室(20)的内部。3轴磁场校正线圈(96)形成为如下形状：针对穿过时钟跃迁空间(52)的3个轴的方向的磁场的成分，能对常数项、空间1阶微分项、空间2阶微分项或3阶以上的空间高阶微分项、或者它们的任意的组合进行校正。3轴磁场校正线圈(96)例如在光晶格钟的物理封装(12)中使用。

摘要： 本发明的目的在于实现一种也能应对物理封装的小型化或便携化的新的磁场校正线圈。3轴磁场校正线圈(96)在穿过配置有原子的时钟跃迁空间的X轴方向上具备第1线圈组和第2线圈组。第1线圈组是亥姆霍兹型线圈，其形成为以时钟跃迁空间(52)为中心而点对称的形状。第2线圈组是非亥姆霍兹型线圈，其在X轴的方向上形成为以时钟跃迁空间(52)为中心而点对称的形状，线圈尺寸、线圈形状或线圈间距离与第1线圈组不同。

摘要： 本发明中，第1获取部(111)获取物理量传感器(101)的初始输出值。第2获取部(112)获取物理量传感器(101)的目标输出值。第1计算部(113)基于物理量传感器(101)的初始输出值以及目标输出值来计算出2次的第1特性式并提取出第1特性值，该2次的第1特性式表示物理量传感器(101)的修正后的输出特性。第2计算部(114)基于规定温度及第1特性值计算出用于修正第1特性值的2次的第2特性式，并提取出第2特性值。运算部(104)基于将第2特性值输入第2特性式来进行修正后的第1特性式，计算出物理量传感器(101)的修正后的输出值。由此，能提高修正精度，降低成本，并能实现处理速度的高速化。

摘要： 本发明涉及一种基于脉冲逻辑的非确定性物理不可克隆函数及设计方法，该非确定性物理不可克隆函数包括：脉冲分离单元，其用于将一端产生的脉冲信号进行分离；第一组仲裁单元和第二组仲裁单元，其均具有多个彼此相连的仲裁单元，经所述脉冲分离单元分离后的脉冲信号沿着第一所述仲裁单元直至传递至最后的所述仲裁单元；第一非确定性逻辑模块，其与所述第一组仲裁单元、所述第二组仲裁单元分别连接；第一触发器和第二触发器，其与所述第一非确定性逻辑模块相连；异或门，其与所述第一触发器和所述第二触发器相连，用于输出逻辑值。本发明旨在提高该PUF的逻辑不确定性，进而提高了其抗建模攻击能力。

摘要： 本发明涉及一种物理层网络编码下映射设计方法。通过该方法可以获得高性能的映射方案，可被用于联合物理层网络编码和卷积码的系统中。在两个终端节点A、B通过中继节点C进行信息交换时，两个终端同时将信息发送给中继节点C，C同时接收到两个终端的消息，并对这个叠加了两组数据进行解码处理得到新的信息，最后在第二个时隙将这个叠加的消息广播给两个终端节点A、B，中继节点各自从接收的消息出译码出对方终端的信息，从而提高网络的吞吐量。

摘要： 本发明涉及一种基于脉冲逻辑的物理不可克隆函数结构及设计方法：包括：脉冲分离单元，所述脉冲分离单元用于将一端产生的脉冲信号进行分离；多个仲裁单元，多个所述仲裁单元彼此相连，经所述脉冲分离单元分离后的脉冲信号沿着第一所述仲裁单元直至传递至最后的所述仲裁单元；以及触发器，所述触发器与最后的所述仲裁单元相连，用于输出逻辑值。本发明可以基于SFQ脉冲器件实现仲裁型PUF设计，包括仲裁单元设计、PUF整体结构。

摘要： 提供了与具有用户多路复用的上行链路控制信道传输和参考信号传输有关的无线通信系统和方法。第一无线通信设备获得上行链路控制信道复用配置。第一无线通信设备与第二无线通信设备传送用于指示在共享无线电频带中彼此间隔至少一个其它资源块的多个资源块的授权，所述多个资源块基于上行链路控制信道复用配置而被调度用于多个无线通信设备。第一无线通信设备基于上行链路控制信道复用配置，在所述多个资源块中的一个或多个资源块中，与第二无线通信设备传送第一上行链路控制信道信号。