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布局驱动、面积约束的设计优化

摘要

布局驱动、面积约束的设计优化。在一个实施例中,一种用于布局驱动、面积约束的设计优化的方法包括:访问设计以及该设计的布局。该设计包括一个或更多个门以及将这些门相互连接的一个或更多个网。该布局包括将该设计的芯片面积进行划分的多个块。各块包括一个或更多个门。该布局还包括网的全局布线。该方法还包括对设计和布局进行第一时序分析以及更新该设计和布局。该方法还包括对设计和布局进行第二时序分析。该第二时序分析考虑了对设计和布局的更新。该方法还包括:如果第二时序分析的一个或更多个结果表明该设计不满足一个或更多个预定设计目标,并且表明朝着与第一时序分析的该一个或更多个结果相关的一个或更多个设计目标发展预定量,则进一步更新该设计和该布局。

著录项

  • 公开/公告号CN100498800C

    专利类型发明授权

  • 公开/公告日2009-06-10

    原文格式PDF

  • 申请/专利权人 富士通株式会社;

    申请/专利号CN200510131669.5

  • 发明设计人 拉耶瓦·穆尔加;

    申请日2005-12-14

  • 分类号G06F17/50(20060101);

  • 代理机构11127 北京三友知识产权代理有限公司;

  • 代理人黄纶伟

  • 地址 日本神奈川县

  • 入库时间 2022-08-23 09:02:35

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2019-12-06

    未缴年费专利权终止 IPC(主分类):G06F 17/50 授权公告日:20090610 终止日期:20181214 申请日:20051214

    专利权的终止

  • 2009-06-10

    授权

    授权

  • 2009-06-10

    授权

    授权

  • 2006-08-16

    实质审查的生效

    实质审查的生效

  • 2006-08-16

    实质审查的生效

    实质审查的生效

  • 2006-06-21

    公开

    公开

  • 2006-06-21

    公开

    公开

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