包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件

摘要

本发明提供了一种三维存储器器件，该三维存储器器件包括位于衬底上方的源极层和漏极层的交替堆叠、竖直延伸穿过该交替堆叠的这些源极层和这些漏极层中的每一者的栅极电极、横向围绕这些栅极电极中的相应一个栅极电极的存储器膜和横向围绕这些存储器膜中的相应一个存储器膜并且连接到相应竖直相邻的一对源极层和漏极层的半导体沟道。存储器开口阵列可竖直延伸穿过该交替堆叠，并且这些栅极电极中的每个栅极电极位于这些存储器开口中的相应一个存储器开口内。

说明书

相关申请

本申请要求2019年8月13日提交的美国专利申请序列号16/539103和16/539124的优先权权益，并且这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件及其制造方法。

背景技术

典型的三维NAND存储器器件包括字线和绝缘层的交替堆叠，该字线和绝缘层的交替堆叠位于衬底上方。被存储器膜围绕的竖直半导体沟道在存储器开口中竖直延伸穿过该交替堆叠，这些存储器膜包含位于阻挡介电层和隧穿介电层之间的电荷存储层。位线电连接到位于半导体沟道顶部的漏极区，而源极线或互连件电连接到位于竖直半导体沟道底部部分的源极区。

发明内容

根据本公开的一个方面，三维存储器器件包括位于衬底上方的源极层和漏极层的交替堆叠、竖直延伸穿过该交替堆叠的源极层和漏极层中的每一者的栅极电极、各自横向围绕这些栅极电极中的相应一个栅极电极的存储器膜和各自横向围绕这些存储器膜中的相应一个存储器膜并且与相应竖直相邻的一对这些源极层中的一个源极层和这些漏极层中的一个漏极层的侧壁接触的半导体沟道。

根据本公开的另一方面，形成三维存储器器件的方法包括：在衬底上方形成掺杂半导体源极层和掺杂半导体漏极层的交替堆叠；形成竖直延伸穿过该交替堆叠的存储器开口；在每个存储器开口中形成连续半导体沟道层，其中半导体沟道形成在相应竖直相邻的一对这些掺杂半导体源极层中的一个掺杂半导体源极层和这些掺杂半导体漏极层中的一个掺杂半导体漏极层的侧壁上；在这些半导体沟道上方形成存储器膜；以及在这些存储器膜上方形成栅极电极，其中这些栅极电极中的每个栅极电极竖直延伸穿过该交替堆叠的掺杂半导体源极层和掺杂半导体漏极层中的每一者。

根据本公开的一个方面，三维存储器器件包括位于衬底上方的源极层和漏极层的交替堆叠、竖直延伸穿过该交替堆叠的存储器开口阵列、各自位于该存储器开口阵列中的一个存储器开口中并且竖直延伸穿过该交替堆叠的源极层和漏极层中的每一者的栅极电极、各自位于该存储器开口阵列中的一个存储器开口并且横向围绕这些栅极电极中的相应一个栅极电极的存储器膜和横向围绕这些存储器膜中的相应一个存储器膜的半导体沟道的竖直堆叠，其中这些竖直半导体沟道中的每个竖直半导体沟道与相应竖直相邻的一对这些源极层中的一个源极层和这些漏极层中的一个漏极层的水平表面接触。

根据本公开的另一方面，形成三维存储器器件的方法包括：在衬底上方形成掺杂半导体源极层和掺杂半导体漏极层的交替堆叠；形成竖直延伸穿过该交替堆叠的存储器开口；在每个存储器开口中形成存储器膜和栅极电极，其中该存储器膜和该栅极电极竖直延伸穿过该交替堆叠的掺杂半导体源极层和掺杂半导体漏极层中的每一者；以及在形成该存储器膜和该栅极电极之前或之后在相应竖直相邻的一对这些掺杂半导体源极层中的一个掺杂半导体源极层和这些掺杂半导体漏极层中的一个掺杂半导体漏极层的水平表面上形成半导体沟道的竖直堆叠，其中半导体沟道的每个竖直堆叠横向围绕相应存储器膜和相应栅极电极。

附图说明

图1为根据本公开的第一实施方案的在衬底上方形成包括源极牺牲材料层、掺杂半导体源极层、沟道级绝缘层、掺杂半导体漏极层、漏极牺牲材料层和晶体管间级绝缘层的单元层堆叠的多个实例之后的第一示例性结构的示意性竖直剖面图。

图2为根据本公开的第一实施方案的在形成阶梯式表面之后的第一示例性结构的示意性竖直剖面图。

图3A为根据本公开的第一实施方案的在形成后向阶梯式介电材料部分和存储器开口阵列之后的第一示例性结构的示意性竖直剖面图。

图3B为图3A的第一示例性结构的自顶向下视图。竖直平面A-A'为图3A的剖面的平面。

图4为根据本公开的第一实施方案的在形成存储器开口填充结构之后的第一示例性结构的示意性竖直剖面图。

图5为根据本公开的第一实施方案的在形成接触垫结构之后的第一示例性结构的示意性竖直剖面图。

图6A为根据本公开的第一实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。

图6B为图6A的第一示例性结构的自顶向下视图。竖直平面A-A'为图6A的剖面的平面。

图7为根据本公开第一实施方案的在形成源极级背侧凹槽和漏极级背侧凹槽之后的第一示例性结构的示意性竖直剖面图。

图8为根据本公开的第一实施方案的在形成金属源极层、金属漏极层和背侧沟槽填充结构之后的第一示例性结构的示意性竖直剖面图。

图9A为根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的示意性竖直剖面图。图9B为图9A的第一示例性结构的俯视且部分透明视图。竖直平面A-A'为图9A的剖面的平面。

图10为根据本公开的第二实施方案的在衬底上方形成包括源极牺牲材料层、掺杂半导体源极层、绝缘层、掺杂半导体漏极层、漏极牺牲材料层和晶体管间级牺牲材料层的单元层堆叠的多个实例之后的第二示例性结构的示意性竖直剖面图。

图11为根据本公开的第二实施方案的在形成阶梯式表面之后的第二示例性结构的示意性竖直剖面图。

图12A为根据本公开的第二实施方案的在形成后向阶梯式介电材料部分和存储器开口阵列之后的第二示例性结构的示意性竖直剖面图。

图12B为图12A的第二示例性结构的自顶向下视图。竖直平面A-A'为图12A的剖面的平面。

图13为根据本公开的第二实施方案的在形成存储器开口填充结构之后的第二示例性结构的示意性竖直剖面图。

图14为根据本公开的第二实施方案的在形成接触垫结构之后的第二示例性结构的示意性竖直剖面图。

图15A为根据本公开的第二实施方案的在形成背侧沟槽之后的第二示例性结构的示意性竖直剖面图。

图15B为图15A的第二示例性结构的自顶向下视图。竖直平面A-A'为图15A的剖面的平面。

图16为根据本公开的第二实施方案的在形成源极级背侧凹槽和漏极级背侧凹槽之后的第二示例性结构的示意性竖直剖面图。

图17为根据本公开的第二实施方案的在形成金属源极层和金属漏极层之后的第二示例性结构的示意性竖直剖面图。

图18为根据本公开的第二实施方案的在形成晶体管间背侧凹槽之后的第二示例性结构的竖直剖面图。

图19为根据本公开的第二实施方案的在将每个连续半导体沟道层分成彼此竖直间隔开的一组分立半导体沟道之后的第二示例性结构的竖直剖面图。

图20为根据本公开的第二实施方案的在晶体管间背侧凹槽中沉积替代绝缘层和形成背侧沟槽填充结构之后的第二示例性结构的竖直剖面图。

图21为根据本公开的第二实施方案的在形成接触通孔结构之后的第二示例性结构的示意性竖直剖面图。

图22为根据本公开的第三实施方案的在衬底上方形成包括源极牺牲材料层、掺杂半导体源极层、沟道级绝缘层、掺杂半导体漏极层、漏极牺牲材料层和晶体管间级绝缘层的单元层堆叠的多个实例之后的第三示例性结构的示意性竖直剖面图。

图23为根据本公开的第三实施方案的在形成阶梯式表面之后的第三示例性结构的示意性竖直剖面图。

图24A为根据本公开的第三实施方案的在形成后向阶梯式介电材料部分和存储器开口阵列之后的第三示例性结构的示意性竖直剖面图。

图24B为图24A的第三示例性结构的自顶向下视图。竖直平面A-A'为图24A的剖面的平面。

图25为根据本公开的第三实施方案的在沟道级绝缘层每一层级形成环形腔体之后的第三示例性结构的示意性竖直剖面图。

图26为根据本公开的第三实施方案的在形成分立半导体沟道的竖直堆叠之后的第三示例性结构的示意性竖直剖面图。

图27为根据本公开的第三实施方案的在形成存储器开口填充结构之后的第三示例性结构的示意性竖直剖面图。

图28为根据本公开的第三实施方案的在形成接触垫结构之后的第三示例性结构的示意性竖直剖面图。

图29A为根据本公开的第三实施方案的在形成背侧沟槽之后的第三示例性结构的示意性竖直剖面图。

图29B为图29A的第三示例性结构的自顶向下视图。竖直平面A-A'为图29A的剖面的平面。

图30为根据本公开的第三实施方案的在形成源极级背侧凹槽和漏极级背侧凹槽之后的第三示例性结构的示意性竖直剖面图。

图31为根据本公开的第三实施方案的在形成金属源极层、金属漏极层和背侧沟槽填充结构之后的第三示例性结构的示意性竖直剖面图。

图32为根据本公开的第三实施方案的在形成接触通孔结构之后的第三示例性结构的示意性竖直剖面图。

图33为根据本公开的第四实施方案的在衬底上方形成包括源极牺牲材料层、掺杂半导体源极层、沟道级牺牲材料层、掺杂半导体漏极层、漏极牺牲材料层和晶体管间级绝缘层的单元层堆叠的多个实例之后的第四示例性结构的示意性竖直剖面图。

图34为根据本公开的第四实施方案的在形成阶梯式表面之后的第四示例性结构的示意性竖直剖面图。

图35A为根据本公开的第四实施方案的在形成后向阶梯式介电材料部分和存储器开口阵列之后的第四示例性结构的示意性竖直剖面图。

图35B为图35A的第四示例性结构的自顶向下视图。竖直平面A-A'为图35A的剖面的平面。

图36为根据本公开的第四实施方案的在形成存储器开口填充结构之后的第四示例性结构的示意性竖直剖面图。

图37为根据本公开的第四实施方案的在形成接触垫结构之后的第四示例性结构的示意性竖直剖面图。

图38A为根据本公开的第四实施方案的在形成背侧沟槽之后的第四示例性结构的示意性竖直剖面图。

图38B为图38A的第四示例性结构的自顶向下视图。竖直平面A-A'为图38A的剖面的平面。

图39为根据本公开的第四实施方案的在形成源极级背侧凹槽和漏极级背侧凹槽之后的第四示例性结构的示意性竖直剖面图。

图40为根据本公开的第四实施方案的在形成金属源极层、金属漏极层和背侧沟槽填充结构之后的第四示例性结构的示意性竖直剖面图。

图41为根据本公开的第四实施方案的在通过移除沟道级牺牲材料层形成沟道级背侧凹槽之后的第四示例性结构的示意性竖直剖面图。

图42为根据本公开的第四实施方案的在形成半导体沟道材料层之后的第四示例性结构的示意性竖直剖面图。

图43为根据本公开的第四实施方案的在形成沟道级绝缘层和背侧沟槽填充结构之后的第四示例性结构的示意性竖直剖面图。

图44为根据本公开的第四实施方案的在形成接触通孔结构之后的第四示例性结构的示意性竖直剖面图。

图45为根据本公开的第四实施方案的通过在与图34的处理步骤对应的处理步骤处省略源极牺牲层和漏极牺牲层形成的第四示例性结构的另选的实施方案的示意性竖直剖面图。

图46为根据本公开的第四实施方案的在与图37的处理步骤对应的处理步骤处的第四示例性结构的另选的实施方案的示意性竖直剖面图。

图47为根据本公开的第四实施方案的在与图44的处理步骤对应的处理步骤处的第四示例性结构的另选的实施方案的示意性竖直剖面图。

图48为根据本公开的各种实施方案的三维存储器器件的电路示意图。

具体实施方式

如上所讨论，本公开的实施方案涉及三维存储器器件及其制造方法，该三维存储器器件包含水平源极线、源极层、漏极层和位线的交替堆叠以及被存储器膜和延伸穿过该交替堆叠的半导体沟道围绕的竖直栅极电极，下文描述了它们的各个方面。本公开的实施方案的三维存储器器件提供更简单的到源极线、漏极线和字线的电连接。在此类器件中半导体沟道宽度可增加，这提供了更紧密的阈值电压分布并且允许使用更高的单元电流以实现更快的存储器速度。一些实施方案还提供了相邻半导体沟道之间的电隔绝。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任意一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿着从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿着垂直于竖直方向或基本上竖直的方向的方向的弯曲。

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5915167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。

参考图1，图中示出了根据本公开的第一实施方案的第一示例性结构，该第一示例性结构可通过以下方式来形成：在衬底9上方形成最底部绝缘层32B，并且在最底部绝缘层32B上方形成包括可选的源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层32C(也被称作第一绝缘层)、掺杂半导体漏极层26、可选的漏极牺牲材料层42D和晶体管间级绝缘层32I(也被称作第二绝缘层)的单元层堆叠的多个实例。在另选的构造中，可省略可选的源极牺牲材料层42S和/或可选的漏极牺牲材料层42D中的一者或两者。如本文所用，“单元层堆叠”是指在重复层堆叠的多个实例的结构中作为重复单元的多个层的层堆叠。可形成最顶部绝缘层32T来代替晶体管间级绝缘层32I作为单元层堆叠(42S,24,32C,26,42D,32I)的最顶部实例。单元层堆叠(42S,24,32C,26,42D,32I)的重复总数可与随后将形成的竖直场效应晶体管的总层级数相同，该竖直场效应晶体管的总层级数又可与随后将形成的存储器元件的总层级数相同。如本文所用，“层级”是指位于包括设备的元件的顶表面的水平平面和包括设备的元件的底表面的水平平面之间的设备的体积。

因此，沟道级绝缘层32C是形成在包括随后将形成的半导体沟道的顶表面的水平平面和包括随后将形成的半导体沟道的底表面的水平平面之间的绝缘层。晶体管间级绝缘层32I是形成在包括随后将形成的晶体管间间隙的顶表面的水平平面和包括随后将形成的晶体管间间隙的底表面的水平平面之间的绝缘层。在单元层堆叠的多个实例中，单元层堆叠的重复次数可在2至1024的范围内，诸如8次至128次，但也可采用更少或更多的重复次数。

当采用以下实施方案来描述本公开时，即单元层堆叠包括可选的源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层32C、掺杂半导体漏极层26、可选的漏极牺牲材料层42D和晶体管间级绝缘层32I的自下而上排列的层堆叠，则本公开中明确设想层堆叠按图1所示层堆叠的逆顺序自上而下排列的实施方案。一般地，因为源极区和漏极区在场效应晶体管中可以是对称的，所以源极元件(42S,24)的位置可与漏极元件(42D,26)的位置交换。

沟道级绝缘层32C、晶体管间级绝缘层32I、最底部绝缘层32B和最顶部绝缘层32T统称为绝缘层32。绝缘层32中的每个绝缘层包括相应的绝缘材料，诸如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃(例如，氧化硅)或有机硅酸盐玻璃。沟道级绝缘层32C的材料组成可与晶体管间级绝缘层32I的材料组成相同或不同。在一个实施方案中，绝缘层32中的每个绝缘层整体具有相同的介电材料组成。另选地，沟道级绝缘层32C可整体具有第一介电材料组成，并且晶体管间级绝缘层32I可具有不同于该第一介电材料组成的第二介电材料组成。每个沟道级绝缘层32C的厚度可在5nm至50nm的范围内，并且每个晶体管间级绝缘层32I的厚度可在5nm至50nm的范围内，但也可采用更小和更大的厚度。

掺杂半导体源极层24和掺杂半导体漏极层26包括掺杂半导体材料，诸如掺杂多晶硅或可随后进行退火处理以形成掺杂多晶硅的掺杂非晶硅。掺杂半导体源极层24和掺杂半导体漏极层26的导电类型在本文中被称为第一导电类型，其可以是p型或n型。

如本文所用，“半导体材料”是指电传导率在1.0×10

掺杂半导体源极层24和掺杂半导体漏极层26中的第一导电类型的掺杂物的原子浓度可在5.0×10

源极牺牲材料层42S和漏极牺牲材料层42D是可存在或可不存在的可选层。源极牺牲材料层42S和漏极牺牲材料层42D包括相对于绝缘层32、掺杂半导体源极层24和掺杂半导体漏极层26的材料可有选择性地被移除的材料。例如，如果绝缘层32包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃，则源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅、未掺杂非晶硅或硅锗合金。每个源极牺牲材料层42S的厚度可在5nm至50nm的范围内，并且每个漏极牺牲材料层42D的厚度可在5nm至50nm的范围内，但也可采用更小和更大的厚度。

单元层堆叠的多个实例可包括与沟道级绝缘层32C和晶体管间级绝缘层32I的第二交替堆叠交错的掺杂半导体源极层24和掺杂半导体漏极层26的第一交替堆叠。在省略源极牺牲材料层42S和漏极牺牲材料层42D的情况下，每个掺杂半导体源极层24构成用作竖直场效应晶体管的相应二维阵列的源极区的源极层，并且掺杂半导体漏极层26构成用作竖直场效应晶体管的相应二维阵列的漏极区的漏极层。在包括源极牺牲材料层42S和漏极牺牲材料层42D的情况下，掺杂半导体源极层24和随后替换源极牺牲材料层42S的金属源极层的每个相邻组合构成用作竖直场效应晶体管的相应二维阵列的源极区的源极层，并且掺杂半导体漏极层26和随后替换漏极牺牲材料层42D的金属漏极层的每个邻接组合构成用作竖直场效应晶体管的相应二维阵列的漏极区的漏极层。

绝缘层(32C,32I)形成在每竖直相邻的一对掺杂半导体源极层24的相应掺杂半导体源极层24和掺杂半导体漏极层26的相应掺杂半导体漏极层26之间。沟道级绝缘层32C形成在相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26的之间。

在一个实施方案中，源极级牺牲材料层42S中的每个源极级牺牲材料层在掺杂半导体源极层24中的相应一个掺杂半导体源极层之下形成，并且漏极级牺牲材料层42D中的每个漏极级牺牲材料层在掺杂半导体漏极层26中的相应一个掺杂半导体漏极层之上形成。第一示例性结构可包括至少一个存储器阵列区100和阶梯区(200A,200B)，在该存储器阵列中随后将形成存储器元件的三维阵列，在这些阶梯区中随后将形成单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的阶梯式表面。阶梯区可包括源极侧阶梯区200A和漏极侧阶梯区200B。

参考图2，可图案化单元层堆叠(42S,24,32C,26,42D,32I)的多个实例以在阶梯区(200A,200B)中形成阶梯式表面。例如，可修剪掩膜层(未示出)可在第一示例性结构上方形成，并且可被图案化以覆盖每个存储器阵列区100和阶梯区(200A,200B)的近侧部分，使得在随后将形成阶梯式表面的最外侧竖直台阶的位置形成可修剪掩模层的边缘。可执行各向异性蚀刻工艺以在未被可修剪掩膜层覆盖的区域中蚀穿一个单元层堆叠(42S,24,32C,26,42D,32I)。可各向同性地修剪可修剪掩膜层，使得在随后将形成阶梯式表面的第二最外侧竖直台阶的位置形成可修剪掩膜层的边缘。可执行各向异性蚀刻工艺以在未被可修剪掩膜层覆盖的区域中蚀穿一个单元层堆叠(42S,24,32C,26,42D,32I)。在阶梯区(200A,200B)中的每个阶梯区内可重复执行用于可修剪掩膜层的各向同性修剪工艺和各向异性蚀刻工艺以形成阶梯式表面。

在一个实施方案中，可竖直偏置位于存储器阵列区100的每一侧的一对阶梯区(200A,200B)中的阶梯式表面，使得一种类型的表面物理暴露在这些阶梯区(200A,200B)中的一个阶梯区中，另一类型的表面物理暴露在这些阶梯区(200A,200B)中的另一个阶梯区中。例如，可使掺杂半导体源极层24的水平表面物理暴露在与存储器阵列区100的一侧相邻的源极侧阶梯区200A中，并且可使漏极级牺牲材料层42D的水平表面物理暴露在与存储器阵列区100的对侧相邻的漏极侧阶梯区200B中。位于同一存储器阵列区100对侧的每一对阶梯区(200A,200B)中的水平台阶之间的竖直偏置量可与单元层堆叠(42S,24,32C,26,42D,32I)的一半厚度相同，诸如可选的源极牺牲材料层42S、掺杂半导体源极层24和沟道级绝缘层32C的厚度总和，或掺杂半导体漏极层26、可选的漏极牺牲材料层42D和晶体管间级绝缘层32I的厚度总和。在这种情况下，蚀刻掩膜层(未示出)，诸如图案化的光致抗蚀剂层，可覆盖存储器阵列区100和这些阶梯区中的一个阶梯区(例如，200A)，并且使另一个阶梯区(例如，200B)竖直凹陷达单元层堆叠(42S,24,32C,26,42D,32I)的一半厚度。

具有阶梯式底表面的阶梯式腔体69可形成在阶梯区(200A,200B)中。在图案化单元层堆叠(42S,24,32C,26,42D,32I)的多个实例上的阶梯式表面时，单元层堆叠(42S,24,32C,26,42D,32I)的多个实例中的每种类型的层的横向范围可随距衬底9的竖直距离减小。因此，掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的掺杂半导体源极层24具有随距衬底9的竖直距离而减小的不同横向范围。同样，掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的掺杂半导体漏极层26具有随距衬底9的竖直距离而减小的不同横向范围。在形成最顶部的竖直台阶之后，可移除可修剪掩膜层。

参考图3A和图3B，可通过在每个阶梯式腔体69中沉积介电材料来在其中形成后向阶梯式介电材料部分65(即，绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从最顶部绝缘层32T的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的每一剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在最顶部绝缘层32T和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在阶梯区(200A,200B)上方的第二组开口。可通过采用图案化光刻材料堆叠作为蚀刻掩盖膜的至少一种各向异性蚀刻使光刻材料堆叠中的图案穿过最顶部绝缘层32T或后向阶梯式介电材料部分65、单元层堆叠(42S,24,32C,26,42D,32I)的多个实例和最底部绝缘层32B。对单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的位于存储器阵列区100中以及在图案化光刻材料堆叠中的第一组开口下方的部分进行蚀刻以形成存储器开口49。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。存储器开口49穿过最顶部绝缘层32T和存储器阵列区100中的单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的整体而形成。对单元层堆叠(42S,24,32C,26,42D,32I)的多个实例和后向阶梯式介电层65的位于阶梯区(200A,200B)中以及在图案化光刻材料堆叠中的第二组开口下方的部分进行蚀刻以形成图3B所示的可选支撑开口19。

存储器开口49延伸穿过单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的整体。可交替用于蚀刻穿过单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的材料的各向异性蚀刻工艺的化学过程以优化单元层堆叠(42S,24,32C,26,42D,32I)的多个实例中的相应材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49的侧壁可以是基本上竖直的，或可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49可从单元层堆叠(42S,24,32C,26,42D,32I)的多个实例的顶表面延伸至包括衬底9的最顶表面的至少水平平面。存储器开口49中的每个存储器开口可包括基本上垂直于衬底9的最顶部表面延伸的一个侧壁(或多个侧壁)。存储器开口49的二维阵列可穿过单元层堆叠(42S,24,32C,26,42D,32I)的多个实例形成在存储器阵列区100中。因此，存储器开口49的二维阵列可穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠而形成。在一个实施方案中，存储器开口49的二维阵列可形成为周期性二维阵列(诸如六边形阵列)的集群。

参考图4，连续材料层可按顺序沉积在存储器开口49中的每个存储器开口和支撑开口19(如果存在的话)中的每个支撑开口中。这些连续材料层可包括连续半导体沟道层、连续存储器膜、连续导电材料层和可选的介电填充材料层。可通过平面化工艺从包括最顶部绝缘层32T的顶表面和后向阶梯式介电材料部分的顶表面的水平平面上方移除连续材料层的多余部分。平面化工艺可采用化学机械平面化(CMP)和/或至少一种凹陷蚀刻工艺。保留在存储器开口49中的连续材料层的每个部分构成存储器开口填充结构58。保留在支撑开口49中的连续材料层的每个部分构成支柱20(如图6B所示)。

每个存储器开口填充结构58包括连续半导体沟道层60L、存储器膜54、栅极电极66和可选的介电芯62。每个连续半导体沟道层60L是平面化工艺之后的连续半导体沟道层的剩余部分。每个存储器膜54是平面化工艺之后的连续存储器膜的剩余部分。每个栅极电极66是平面化工艺之后的连续导电材料层的剩余部分。每个栅极电极66可以是NAND存储器器件的控制栅极电极。栅极电极66可电连接到将在后续步骤中形成的上覆字线。每个介电芯62是介电填充材料层的剩余部分。

连续半导体沟道层60L包括具有第二导电类型的掺杂的半导体材料，该第二导电类型与第一导电类型相反。例如，如果第一导电类型是n型，则第二导电类型是p型，反之亦然。连续半导体沟道层60L中的半导体材料可包括硅、硅-锗合金或化合物半导体材料。连续半导体沟道层60L中的第二导电类型的掺杂物的原子浓度可在1.0×10

存储器膜54包括可存储以俘获电荷或极化形式存在的数据位的至少一个材料层。在一个实施方案中，存储器膜中的每个存储器膜包括层堆叠，该层堆叠从外部到内部包括与半导体沟道层60L接触的隧穿介电层542，与栅极电极66接触的阻挡介电层546以及位于隧穿介电层542与阻挡介电层546之间并且与这两者接触的电荷存储层544。隧穿介电层542可包括隧穿介电材料，诸如氧化硅层或ONO堆叠(即，氧化硅层、氮化硅层和氧化硅层的堆叠)。电荷存储层544可包括电荷存储材料，诸如氮化硅或嵌入介电材料中的电荷存储纳米粒子。阻挡介电层546可包括阻挡介电材料，诸如氧化硅和/或介电金属氧化物(诸如氧化铝)。在另一个实施方案中，存储器膜54中的每个存储器膜包括铁电材料层(未示出)和至少一个可选的可与连续半导体沟道层60L或栅极电极66接触的介电材料层(诸如氧化硅层)。该铁电材料层可包括二氧化铪(HfO

每个栅极电极66包括导电材料，诸如金属材料。例如，每个栅极电极66可包括包括导电金属氮化物(诸如TiN、TaN或WN)的金属氮化物内衬(例如，阻隔层)和包括金属(诸如W、Co、Mo、Ru、Cu或它们的合金)的金属填充层的层堆叠。

每个可选介电芯62包括介电填充材料，诸如氧化硅。在一个实施方案中，介电芯62可包括在蚀刻工艺中具有比最顶部绝缘层32T更高蚀刻速率的介电材料。例如，介电芯62可包括硼硅酸盐玻璃、有机硅酸盐玻璃或磷硅酸盐玻璃，并且最顶部绝缘层32T可包括致密未掺杂硅酸盐玻璃。在这种情况下，介电芯62的材料可随后相对于最顶部绝缘层32T的材料凹陷。

从掺杂半导体源极层24的底表面延伸至掺杂半导体漏极层26的顶表面的连续半导体沟道层60L的每个部分构成半导体沟道。每个连续半导体沟道层60L包括半导体沟道的竖直堆叠。这些半导体沟道中的每个半导体沟道形成在相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26的圆柱形侧壁上。这些半导体沟道中的每个半导体沟道还形成在沟道级绝缘层32C中的相应一个沟道级绝缘层的圆柱形侧壁上。在第一实施方案中，半导体沟道的每个竖直堆叠形成为连续半导体沟道层60L，该连续半导体沟道层延伸穿过掺杂半导体源极层24和掺杂半导体漏极区26的交替堆叠中的每个掺杂半导体源极层24和每个掺杂半导体漏极层26。这些半导体沟道中的每个半导体沟道与相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26连接。每个连续半导体沟道层60L延伸穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的每个掺杂半导体源极层24和每个掺杂半导体漏极层26。

存储器膜54形成在半导体沟道的竖直堆叠中的每个竖直堆叠上，并且栅极电极66形成在存储器膜54中的每个存储器膜上。栅极电极66中的每个栅极电极竖直延伸穿过交替堆叠的掺杂半导体源极层24和掺杂半导体漏极层26中的每一者。每个栅极电极66延伸穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的每个掺杂半导体源极层24和每个掺杂半导体漏极层26。

每个连续半导体沟道层60L包括中空圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。每个存储器膜54包括中空圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。每个栅极电极66可包括中空圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。可通过存储器膜54的水平部分将栅极电极66与衬底9竖直间隔开。如果栅极电极66包括中空圆柱形部分，则栅极电极66中的每个栅极电极可横向围绕相应的介电芯62。另选地，如果栅极电极66包含填充的圆柱体，则可省略介电芯62。尽管上文描述了填充圆柱形存储器开口49的圆柱体和圆柱形部分，但如果存储器开口具有除圆柱形之外的形状(例如，如果存储器开口49具有多边形水平剖面形状)，则可形成填充存储器开口49的其他形状。

参考图5，介电芯62的顶部部分可竖直凹陷以形成腔体区。导电材料(诸如金属材料)可沉积在这些腔体区中。可从包括最顶部绝缘层32T的顶表面的水平平面上方移除导电材料的多余部分。导电材料的每个剩余部分构成接触垫结构68。

在一个实施方案中，接触垫结构68可包括金属氮化物内衬(TaN、TiN或WN)和导电填充材料诸如金属材料(诸如W、Ru、Co或Mo)、掺杂半导体材料和/或金属硅化物材料的层堆叠。每个接触垫结构68与相应栅极电极66的顶端接触，并且通过相应的存储器膜54与相应的连续半导体沟道层60L横向间隔开。另选地，如果栅极电极66包含填充的圆柱体，则可省略接触垫结构68。

参考图6A和图6B，光致抗蚀剂层(未示出)可施加在最顶部绝缘层32T上方，并且被光刻图案化以在存储器开口填充结构58和支柱20的集群之间的区域中形成开口。为简单起见，支柱20未在后续图中示出。可采用各向异性蚀刻使光致抗蚀剂层中的图案穿过最顶部绝缘层32T和单元层堆叠(42S,24,32C,26,42D,32I)的多个实例以形成背侧沟槽79，该背侧沟槽从最顶部绝缘层32T的顶表面竖直至少延伸至衬底9的顶表面，并且横向延伸穿过存储器阵列区100和阶梯区(200A,200B)。

在一个实施方案中，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且可沿着垂直于该第一水平方向hd1的第二水平方向hd2彼此横向地间隔开。存储器开口填充结构58可排列成沿第一水平方向hd1延伸的行。

每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。多行存储器开口填充结构58可位于相邻的一对背侧沟槽79之间。可以例如通过灰化来移除光致抗蚀剂层。

参考图7，可例如采用蚀刻工艺将相对于绝缘层32、掺杂半导体源极层24、掺杂半导体漏极层26、后向阶梯式介电材料部分65和连续半导体沟道层60L的材料有选择性地蚀刻源极牺牲材料层42S和漏极牺牲材料层42D的材料的蚀刻剂引入背侧沟槽79中。源极级背侧凹槽43S和漏极级背侧凹槽43D分别形成在从其移除源极牺牲材料层42S和漏极牺牲材料层42D的空间中。在一个实施方案中，源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可包括氧化硅。

蚀刻工艺可以是采用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果源极牺牲材料层42S和漏极牺牲材料层42D包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺相对于氧化硅、硅和各种其他材料有选择性地蚀刻氮化硅。

每个背侧凹槽(43S,43D)可以是横向延伸的腔体，该腔体的横向尺寸大于腔体的竖直范围。换句话说，每个背侧凹槽(43S,43D)的横向尺寸可大于背侧凹槽(43S,43D)的高度。多个源极级背侧凹槽43S和漏极级背侧凹槽43D可形成在从其移除源极牺牲材料层42S和漏极牺牲材料层42D的材料的空间中。其中形成存储器开口填充结构58的存储器开口在本文被称为前侧开口或前侧腔体，与源极级背侧凹槽43S和漏极级背侧凹槽43D形成对比。多个源极级背侧凹槽43S和漏极级背侧凹槽43D中的每一者可基本上平行于衬底9的顶表面延伸。在一个实施方案中，每个背侧凹槽(43S,43D)可整体具有相同的高度。

参考图8，可通过背侧沟槽79将至少一种金属材料沉积在源极级背侧凹槽43S和漏极级背侧凹槽43D中。该至少一种金属材料可包括形成金属内衬的金属氮化物材料(诸如TaN、TiN或WN)和填充源极级背侧凹槽43S和漏极级背侧凹槽43D的未被该金属内衬填充的剩余空间的金属填充材料(诸如W、Co、Ru或Mo)。该至少一种金属材料填充了源极级背侧凹槽43S和漏极级背侧凹槽43D的所有空间。可通过蚀刻工艺将该至少一种金属材料的沉积在背侧沟槽79的外缘部分的或最顶部绝缘层32T上方的部分移除，该蚀刻工艺可包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。填充源极级背侧凹槽43S的该至少一种金属材料的剩余部分构成金属源极层(即，导电源极线)22。填充漏极级背侧凹槽43D的该至少一种金属材料的剩余部分构成金属漏极层(即，导电位线)28。掺杂半导体源极层24和金属源极层22的每个邻接组合构成源极层(22,24)，该源极层用作竖直场效应晶体管的相应二维阵列的源极区和源极线。掺杂半导体漏极层26和金属漏极层28的每个邻接组合构成漏极层(26,28)，该漏极层用作竖直场效应晶体管的相应二维阵列的漏极区和位线。

如上所讨论，源极牺牲材料层42S和漏极级牺牲材料层42D是可省略的可选元件。在存在源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，分别用金属源极层22和金属漏极层28(即，源极线和位线)替换源极牺牲材料层42S和漏极级牺牲材料层42D。在这种情况下，源极层(22,24)中的每个源极层包括掺杂半导体源极层24和金属源极层22的竖直堆叠，并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属漏极层28的竖直堆叠。在省略源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，源极层中的每个源极层由掺杂半导体源极层24组成，并且每个漏极层由掺杂半导体漏极层26组成。在这种情况下，掺杂半导体源极层24既用作源极区又用作源极线，并且掺杂半导体漏极层26既用作漏极区又用作位线。应当理解，在所有此类实施方案中省略了用于分别用金属源极层22和金属漏极层28替换源极牺牲材料层42S和漏极级牺牲材料层42D的处理步骤。

绝缘层(32C,32I)位于每竖直相邻的一对源极层(22,24)和漏极层(26,28)之间。在一个实施方案中，绝缘层(32C,32I)可整体具有相同的介电材料组成，该介电材料组成可以是掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃的组成。在另一个实施方案中，沟道级绝缘层32C可具有与晶体管间级绝缘层32I不同的组成。在一个实施方案中，每个半导体沟道与位于相应竖直相邻的一对源极层(22,24)和漏极层(26,28)之间的相应沟道级绝缘层32C的圆柱形侧壁接触。

介电材料(诸如氧化硅)可沉积在每个背侧沟槽中以形成背侧沟槽填充结构76。沉积在最顶部绝缘层32T之上的介电材料的部分可构成接触级介电层80。每个背侧沟槽填充结构76可竖直延伸穿过单元层堆叠的多个实例，该单元层堆叠包括金属源极层22、掺杂半导体源极层24、沟道级绝缘层32C、掺杂半导体漏极层26、金属漏极层28和晶体管间级绝缘层32I。

参考图9A和图9B，接触通孔结构(88,86)可穿过接触级介电层80并可选地穿过后向阶梯式介电材料部分65而形成。接触通孔结构(88,86)包括字线接触通孔结构88，这些字线接触通孔结构中的每个字线接触通孔结构与接触垫结构68中的相应一个接触垫结构接触并且电连接到相应栅极电极66。此外，接触通孔结构(88,86)包括层接触通孔结构86(例如，86S、86D)，这些层接触通孔结构与相应阶梯区(200A,200B)内的源极层(22,24)和漏极层(26,28)中的相应一者接触。具体地，这些层接触通孔结构(86S,86D)中的每个层接触通孔结构可与暴露在阶梯区(200A,200B)中的阶梯式表面中的源极层(22,24)中的相应一个源极层或漏极层(26,28)中的相应一个漏极层的水平表面接触。然后，字线98形成在接触级介电层80上方(以及在栅极电极66、源极层(22,24)和漏极层(26,28)上方)，并且通过接触通孔结构88和可选的接触垫结构68与栅极电极66电接触。如图9B所示，字线98被布置为沿着水平方向延伸的二维阵列，该水平方向垂直于背侧沟槽79的纵向方向。在图9B中，存储器开口填充结构58的位置被示意性地表示为透明圆形，而背侧沟槽79的位置被示意性地表示为透明线条。

半导体沟道的每个竖直堆叠形成为连续半导体沟道层60L的部分，并且在形成接触通孔结构(86,88)之后仍然为该连续半导体沟道层的部分，该连续半导体沟道层延伸穿过源极层(22,24)和漏极层(26,28)的交替堆叠内的每个源极层(22,24)和每个漏极层(26,28)。层接触通孔结构86包括源极层接触通孔结构86S和漏极层接触通孔结构86D。每个源极层接触通孔结构86S与源极层(22,24)中的相应一个源极层接触。每个漏极层接触通孔结构86D与漏极层(26,28)中的相应一个漏极层接触。

在一个实施方案中，源极层(22,24)和漏极层(26,28)的交替堆叠中的源极层(22,24)具有不同的横向范围，这些横向范围随距衬底9的竖直距离而减小，并且源极层(22,24)和漏极层(26,28)的交替堆叠中的漏极层(26,28)具有不同的横向范围，这些横向范围随距衬底9的竖直距离而减小。第一后向阶梯式介电材料部分65与该交替堆叠中的源极层(22,24)的水平表面接触，并且横向围绕源极层接触通孔结构86S。第二后向阶梯式介电材料部分65与该交替堆叠中的漏极层(26,28)的水平表面接触，并且横向围绕漏极层接触通孔结构86D。

参考图10，可通过用牺牲材料层替换晶体管间级绝缘层32I来从图1的第一示例性结构得出根据本公开的第二实施方案的第二示例性结构，这些牺牲材料层在本文中被称为晶体管间级牺牲材料层142。因此，单元层堆叠的多个实例内的单元层堆叠的每个实例包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层32C、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间级牺牲材料层142。

源极牺牲材料层42S和漏极牺牲材料层42D包括牺牲材料，可相对于沟道级绝缘层32C、最底部绝缘层32和最顶部绝缘层32T的材料以及相对于晶体管间级牺牲材料层142的材料将该牺牲材料有选择性地移除。例如，沟道级绝缘层32C、最底部绝缘层32和最顶部绝缘层32T可包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃；晶体管间级牺牲材料层142可包括材料，诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与将用于随后替换源极牺牲材料层42S和漏极牺牲材料层42D的金属源极层和金属漏极层的金属材料不同的金属材料；并且源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅。每个晶体管间级牺牲材料层142可具有在5nm至50nm范围内的厚度，但也可采用更小和更大的厚度。在另选的构造中，可省略源极牺牲材料层42S和/或漏极牺牲材料层42D中的一者或两者。

单元层堆叠的多个实例包括掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠。沟道级绝缘层32C可设置在每竖直相邻的一对下层掺杂半导体源极层24和上覆掺杂半导体漏极层26之间。晶体管间级牺牲材料层142形成在竖直相邻对的上覆掺杂半导体源极层24和下层掺杂半导体漏极层26之间。

参考图11，可执行图2的处理步骤以在阶梯区(200A,200B)中形成阶梯式腔体69。阶梯式表面形成在阶梯区(200A,200B)中。可修改用于形成阶梯式表面的各向异性蚀刻工艺的步骤以提供有效蚀刻晶体管间级牺牲材料层142的蚀刻化学过程。

参考图12A和图12B，可执行图3A和图3B的处理步骤以穿过单元层堆叠的多个实例中的每个层形成存储器开口49。如上所讨论，第二示例性结构的单元层堆叠可包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层32C、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间牺牲材料层142。可修改用于形成存储器开口49的各向异性蚀刻工艺的步骤以提供有效蚀刻晶体管间级牺牲材料层142的蚀刻化学过程。

参考图13，可执行图4的处理步骤以形成存储器开口填充结构58。第二示例性结构的存储器开口填充结构58中的每个存储器开口填充结构可具有与图4的存储器开口填充结构58相同的一组元件。

参考图14，可执行图5的处理步骤以形成接触垫结构68。每个存储器开口填充结构58可包括相应的接触垫结构68，该接触垫结构与栅极电极66中的相应一个栅极电极的顶端接触。

参考图15A和图15B，可执行图6A和图6B的处理步骤以穿过单元层堆叠的多个实例形成背侧沟槽79。可修改用于形成背侧沟槽79的各向异性蚀刻工艺的步骤以提供有效蚀刻晶体管间级牺牲材料层142的蚀刻化学过程。

参考图16，可例如采用蚀刻工艺将相对于绝缘层32、晶体管间级牺牲材料层142、掺杂半导体源极层24、掺杂半导体漏极层26和后向阶梯式介电材料部分65和连续半导体沟道层60L的材料有选择性地蚀刻源极牺牲材料层42S和漏极牺牲材料层42D的材料的蚀刻剂引入背侧沟槽79中。源极级背侧凹槽43S和漏极级背侧凹槽43D分别形成在从其移除源极牺牲材料层42S和漏极牺牲材料层42D的空间中。在一个实施方案中，源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅；晶体管间级牺牲材料层142可包括材料，诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与将用于随后替换源极牺牲材料层42S和漏极牺牲材料层42D的金属源极层和金属漏极层的金属材料不同的金属材料；并且沟道级绝缘层32和后向阶梯式介电材料部分65的材料可包括氧化硅。

蚀刻工艺可以是采用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果源极牺牲材料层42S和漏极牺牲材料层42D包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺相对于氧化硅、硅和各种其他材料有选择性地蚀刻氮化硅。

参考图17，至少一种金属材料可沉积在源极级背侧凹槽43S和漏极级背侧凹槽43D中。该至少一种金属材料可包括形成金属内衬的金属氮化物材料(诸如TaN、TiN或WN)和填充源极级背侧凹槽43S和漏极级背侧凹槽43D的未被该金属内衬填充的剩余空间的金属填充材料(诸如W、Co、Ru或Mo)。该至少一种金属材料填充了源极级背侧凹槽43S和漏极级背侧凹槽43D的所有空间。可通过蚀刻工艺将该至少一种金属材料的沉积在背侧沟槽79的外缘部分的或最顶部绝缘层32T上方的部分移除，该蚀刻工艺可包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。填充源极级背侧凹槽43S的该至少一种金属材料的剩余部分构成金属源极层22。填充漏极级背侧凹槽43D的该至少一种金属材料的剩余部分构成金属漏极层28。掺杂半导体源极层24和金属源极层22的每个邻接组合构成源极层(22,24)，该源极层用作竖直场效应晶体管的相应二维阵列的源极区和源极线。掺杂半导体漏极层26和金属漏极层28的每个邻接组合构成漏极层(26,28)，该漏极层用作竖直场效应晶体管的相应二维阵列的漏极区和位线。

源极牺牲材料层42S和漏极级牺牲材料层42D是可省略的可选元件。在存在源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，分别用金属源极层22和金属漏极层28替换源极牺牲材料层42S和漏极级牺牲材料层42D。在这种情况下，源极层(22,24)中的每个源极层包括掺杂半导体源极层24和金属源极层22的竖直堆叠，并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属漏极层28的竖直堆叠。在省略源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，源极层中的每个源极层由掺杂半导体源极层24或掺杂半导体漏极层26组成。

参考图18，可通过相对于掺杂半导体源极层24、掺杂半导体漏极层26、沟道级绝缘层32C、金属源极层22和金属漏极层28的材料有选择性地移除晶体管间级牺牲材料层142来形成晶体管间背侧凹槽143。在一个实施方案中，晶体管间级牺牲材料层142可包括材料，诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与金属源极层22和金属漏极层28的金属材料不同的金属材料，并且沟道级绝缘层32C可包括氧化硅。

参考图19，可执行各向同性蚀刻工艺以移除连续半导体沟道层60L的暴露在晶体管间背侧凹槽143中的物理暴露部分。对连续半导体沟道层60L的物理暴露部分的移除相对于掺杂半导体源极层24和掺杂半导体漏极层26的材料可以是有选择性的。例如，连续半导体沟道层60L可包括非晶硅，该非晶硅包括原子浓度在1.0×10

可通过各向同性蚀刻工艺移除每个连续半导体沟道层60L的物理暴露于晶体管间级背侧凹槽143的部分。因此，各向同性蚀刻工艺可将每个连续半导体沟道层60L分成彼此竖直间隔开的一组分立半导体沟道60。换句话讲，每个连续半导体沟道层60L的剩余部分包括一组彼此不直接接触的分立半导体沟道60。这些分立半导体沟道60中的每个分立半导体沟道与源极层(22,24)中的相应一个源极层的圆柱形竖直表面和漏极层(26,28)中的相应一个漏极层的圆柱形竖直表面接触。

参考图20，可通过保形沉积工艺将介电材料沉积在晶体管间背侧凹槽143中。填充晶体管间级背侧凹槽143的介电材料的部分构成替代绝缘层，这些替代绝缘层在本文中被称为晶体管间级绝缘层176。填充背侧沟槽79的介电材料的部分构成背侧沟槽填充结构76。覆盖在最顶部绝缘层32T上面的介电填充材料的部分构成接触级介电层80。晶体管间级绝缘层176、背侧沟槽填充结构76和接触级介电层80的介电材料可整体具有相同的材料组成，并且可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃。

绝缘层(32C,176)设置在每竖直相邻的一对源极层(22,24)和漏极层(26,28)之间。在一个实施方案中，绝缘层(32C,176)可整体具有相同的介电材料组成，该介电材料组成可以是掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃的组成。在另一个实施方案中，沟道级绝缘层32C可具有与晶体管间级绝缘层176不同的组成。例如，与半导体沟道60中的相应一个半导体沟道的侧壁接触的沟道级绝缘层32C可具有第一介电材料组成，并且不与半导体沟道60的侧壁接触的晶体管间级绝缘层176可具有与该第一介电材料组成不同的第二介电材料组成。在一个实施方案中，每个半导体沟道60与位于相应竖直相邻的一对源极层(22,24)和漏极层(26,28)之间的相应沟道级绝缘层32C的圆柱形侧壁接触。

参考图21，可执行图9A的处理步骤以穿过接触级介电层80并可选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86)。接触通孔结构(88,86)包括字线接触通孔结构88，这些字线接触通孔结构中的每个字线接触通孔结构与接触垫结构68中的相应一个接触垫结构接触并且电连接到相应栅极电极66。此外，接触通孔结构(88,86)包括层接触通孔结构86(例如，86S、86D)，这些层接触通孔结构与相应阶梯区(200A,200B)内的源极层(22,24)和漏极层(26,28)中的相应一者接触。具体地，这些层接触通孔结构(86S,86D)中的每个层接触通孔结构可与暴露在阶梯区(200A,200B)中的阶梯式表面中的源极层(22,24)中的相应一个源极层或漏极层(26,28)中的相应一个漏极层的水平表面接触。然后，字线98形成在接触级介电层80上方(以及在栅极电极66、源极层(22,24)和漏极层(26,28)上方)，并且通过接触通孔结构88和可选的接触垫结构68与栅极电极66电接触。

参考第一实施方案和第二实施方案的第一示例性结构和第二示例性结构的所有附图，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底9上方的源极层(24和可选的22)和漏极层(26和可选的28)的交替堆叠；竖直延伸穿过该交替堆叠的源极层(24和可选的22)和漏极层(26和可选的28)中的每一者的栅极电极66；各自横向围绕这些栅极电极66中的相应一个栅极电极的存储器膜54；和半导体沟道(60或层60L的部分)，每个半导体沟道横向围绕这些存储器膜54中的相应一个存储器膜，并且与相应竖直相邻的一对这些源极层(24和可选的22)中的一个源极层(24和可选的22)和这些漏极层(26和可选的28)中的一个漏极层(26和可选的28)的侧壁接触。

在一个实施方案中，字线98位于栅极电极66上方以及源极层和漏极层的交替堆叠上方，其中这些字线电连接到栅极电极。存储器开口49的阵列(诸如圆柱形存储器开口)可竖直延伸穿过交替堆叠，并且栅极电极66中的每个栅极电极位于存储器开口49中的相应一个存储器开口内。半导体沟道中的每个半导体沟道可具有中空圆柱形状。

每个栅极电极66可延伸穿过位于衬底9上方的至少四个源极层(24和可选的22)和至少四个漏极层(26和可选的28)的交替堆叠。

绝缘层{(32C,32I)或(32C,176)}可位于每竖直相邻的一对第一源极层(24和可选的22)和漏极层(26和可选的28)之间。在一个实施方案中，绝缘层{(32C,32I)或(32C,176)}整体具有相同的介电材料组成。在另一个实施方案中，绝缘层{(32C,32I)或(32C,176)}包括沟道级绝缘层32C和晶体管间级绝缘层176，这些沟道级绝缘层与半导体沟道(60或层60L的部分)中的相应一个半导体沟道接触并且具有第一介电材料组成，这些晶体管间级绝缘层不与半导体沟道(60或层60L的部分)中的任一个半导体沟道接触并且具有与该第一介电材料组成不同的第二介电材料组成。

在一个实施方案中，半导体沟道包括延伸穿过交替堆叠内的每个源极层(24和可选的22)和每个漏极层(26和可选的28)的连续半导体沟道层60L的相应部分。

在另一个实施方案中，半导体沟道中的每个半导体沟道包括彼此竖直间隔开的一组分立半导体沟道60中的一个沟道60。在一个实施方案中，这些分立半导体沟道60中的每个分立半导体沟道包括环形顶表面和环形底表面，该环形顶表面与相应上覆晶体管间绝缘层176接触，该环形底表面与相应下层晶体管间绝缘层176接触。

在一个实施方案中，半导体沟道(60或60L的部分)中的每个半导体沟道与位于相应竖直相邻的一对源极层(24和可选的22)和漏极层(26和可选的28)之间的相应沟道级绝缘层32C的圆柱形侧壁接触。

在一个实施方案中，源极层(24,22)中的每个源极层包括掺杂半导体源极层24和金属源极线22的竖直堆叠；并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属漏极线28的竖直堆叠。

在一个实施方案中，存储器膜54中的每个存储器膜包括嵌套层堆叠，该嵌套层堆叠包括：隧穿介电层542；与隧穿介电层542接触的电荷存储层544；与电荷存储层544接触的阻挡介电层546。在另一个实施方案中，存储器膜54中的每个存储器膜包括铁电材料层和/或由铁电材料层组成。

在一个实施方案中，该三维存储器器件包括：源极层接触通孔结构86S和漏极层接触通孔结构86D，这些源极层接触通孔结构与源极层(24和可选的22)中的相应一个源极层接触，这些漏极层接触通孔结构与漏极层(26和可选的28)中的相应一个漏极层接触。

在一个实施方案中，交替堆叠中的源极层(24和可选的22)具有随距衬底9的竖直距离而减小的不同横向范围；交替堆叠中的漏极层(26和可选的28)具有随距衬底9的竖直距离而减小的不同横向范围；第一后向阶梯式介电材料部分65与该交替堆叠中的源极层(24和可选的22)的水平表面接触，并且横向围绕源极层接触通孔结构86S；并且第二后向阶梯式介电材料部分65与该交替堆叠中的漏极层(26和可选的28)的水平表面接触，并且横向围绕漏极层接触通孔结构86D。

在一个实施方案中，栅极电极66通过存储器膜54的水平部分与衬底9竖直间隔开；栅极电极66中的每个栅极电极横向围绕相应的介电芯62；并且接触垫结构68与栅极电极66中的相应一个栅极电极的顶端接触。

参考图22，可通过用具有与晶体管间级绝缘层32I不同的材料组成的沟道级绝缘层132替换沟道级绝缘层32C来从图1的第一示例性结构得到根据本公开的第三实施方案的第三示例性结构。因此，单元层堆叠的多个实例内的单元层堆叠的每个实例包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层132、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间级绝缘层32I。在另选的构造中，可省略源极牺牲材料层42S和/或漏极牺牲材料层42D中的一者或两者。

沟道级绝缘层132包括第一绝缘材料，并且晶体管间级绝缘层32I包括第二绝缘材料，该第二绝缘材料可在各向同性蚀刻工艺中提供更小的蚀刻速率。例如，沟道级绝缘层132可包括硼硅酸盐玻璃或有机硅酸盐玻璃，并且晶体管间级绝缘层32I可包括未掺杂硅酸盐玻璃。在这种情况下，100:1稀释的氢氟酸中沟道级绝缘层132的材料的蚀刻速率可以是100:1稀释的氢氟酸中晶体管间级绝缘层32I的材料的蚀刻速率的至少10倍，诸如100倍或更多倍。每个沟道级绝缘层132可具有在5nm至50nm范围内的厚度，但也可采用更小和更大的厚度。另选地，沟道级绝缘层132可包括氧化铝，并且如果将使用氧化铝选择性蚀刻，则晶体管间级绝缘层32I可包括未掺杂硅酸盐玻璃(即，氧化硅)。

单元层堆叠的多个实例包括掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠。沟道级绝缘层132在随后将形成的半导体沟道的层级处形成。例如，沟道级绝缘层132可形成在每竖直相邻的一对下层掺杂半导体源极层24和上覆掺杂半导体漏极层26之间。晶体管间级绝缘层32I可设置在随后将形成的晶体管间间隙的层级处。例如，晶体管间级绝缘层32I可形成在竖直相邻对的上覆掺杂半导体源极层24和下层掺杂半导体漏极层26之间。因此，绝缘层(131,32I)形成在每竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26之间。

参考图23，可执行图2的处理步骤以在阶梯区(200A,200B)中形成阶梯式腔体69。阶梯式表面形成在阶梯区(200A,200B)中。可修改用于形成阶梯式表面的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级绝缘层132的蚀刻化学过程。

参考图24A和图24B，可执行图3A和图3B的处理步骤以穿过单元层堆叠的多个实例中的每个层形成存储器开口49。如上所讨论，第二示例性结构的单元层堆叠可包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级绝缘层132、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间级绝缘层32I。可修改用于形成存储器开口49的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级绝缘层132的蚀刻化学过程。

参考图25，可通过相对于晶体管间级绝缘层32I、掺杂半导体源极层24、掺杂半导体漏极层26、源极牺牲材料层42S和漏极牺牲材料层42D使沟道级绝缘层132横向凹陷来在沟道级绝缘层132的每个层级处形成横向环形腔体349。如上所讨论，在各向同性蚀刻工艺中，沟道级绝缘层132的第一绝缘材料提供比晶体管间级绝缘层32I的第二绝缘材料更大的蚀刻速率。在一个实施方案中，沟道级绝缘层132的第一绝缘材料可包括硼硅酸盐玻璃或有机硅酸盐玻璃，并且晶体管间级绝缘层32I的第二绝缘材料可包括未掺杂硅酸盐玻璃。在这种情况下，100:1稀释的氢氟酸中沟道级绝缘层132的第一绝缘材料的蚀刻速率可以是100:1稀释的氢氟酸中晶体管间级绝缘层32I的第二绝缘材料的蚀刻速率的至少10倍，诸如100倍或更多倍。各向同性蚀刻工艺可以是采用100:1稀释氢氟酸的湿法蚀刻工艺。环形腔体349中的每个环形腔体的横向凹陷距离可在5nm至100nm的范围内，诸如10nm至50nm，但也可采用更小和更大的横向凹陷距离。

参考图26，可通过保形沉积工艺(诸如化学气相沉积工艺)将半导体材料沉积在环形腔体349中。沉积在环形腔体349中的半导体材料可具有与第一示例性结构中使用的连续半导体沟道层60L相同的材料组成。可通过执行各向异性蚀刻工艺将保形沉积的半导体材料的部分从环形腔体349外部移除。环形腔体349中的保形沉积的半导体材料的剩余部分构成半导体沟道360的竖直堆叠。半导体沟道360的每个竖直堆叠形成为位于环形腔体349中并且彼此竖直间隔开(即，彼此不直接接触)的一组分立半导体沟道。每个半导体沟道360可具有环形形状(例如，中空碟形)。例如，每个半导体沟道360可具有内圆柱形侧壁、外圆柱形侧壁、顶部环形表面和底部环形表面。

这些分立半导体沟道360中的每个分立半导体沟道与沟道级绝缘层132中的相应一个沟道级绝缘层的圆柱形侧壁接触。单元层堆叠的多个实例中的绝缘层(132,32I)包括与半导体沟道360中的相应一个半导体沟道的侧壁接触的沟道级绝缘层132和不接触半导体沟道360中任一个半导体沟道的晶体管间级绝缘层32I。沟道级绝缘层132的侧壁相对于晶体管间级绝缘层32I的侧壁以及相对于每个存储器开口49周围的掺杂半导体源极层24和掺杂半导体漏极层26的侧壁向外横向凹陷。沟道级绝缘层132中的每个沟道级绝缘层可与掺杂半导体源极层24中的相应一个掺杂半导体源极层和掺杂半导体漏极层26中的相应一个掺杂半导体漏极层的水平表面直接接触。

在形成存储器膜和栅极电极之前，半导体沟道360中的每个半导体沟道形成在相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26的水平表面上。半导体沟道360的竖直堆叠形成在存储器开口49中的每个存储器开口中。这些半导体沟道360中的每个半导体沟道与相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26连接。

在一个实施方案中，每个半导体沟道360的整个外侧壁与位于相应竖直相邻的一对掺杂半导体源极层24和掺杂半导体漏极层26之间的相应沟道级绝缘层132的圆柱形侧壁接触。在一个实施方案中，外侧壁包括与相应竖直相邻对中的掺杂半导体源极层24和掺杂半导体漏极层26中的一者的水平表面接触的上部外缘，并且包括与相应竖直相邻对中的掺杂半导体源极层24和掺杂半导体漏极层26中的另一者的水平表面接触的下部外缘。

参考图27，连续材料层可按顺序沉积在存储器开口49中的每个存储器开口中。这些连续材料层可包括连续存储器膜、连续导电材料层和可选的介电填充材料层。可通过平面化工艺从包括最顶部绝缘层32T的顶表面和后向阶梯式介电材料部分的顶表面的水平平面上方移除连续材料层的多余部分。平面化工艺可采用化学机械平面化和/或至少一种凹陷蚀刻工艺。保留在存储器开口49中的连续材料层的每个部分构成存储器开口填充结构58。

每个存储器开口填充结构58包括存储器膜54、栅极电极66和可选的介电芯62。每个存储器膜54是平面化工艺之后的连续存储器膜的剩余部分。每个栅极电极66是平面化工艺之后的连续导电材料层的剩余部分。每个介电芯62是介电填充材料层的剩余部分。半导体沟道360的每个竖直堆叠横向围绕相应的存储器膜54和相应的栅极电极66。

存储器膜54包括可存储以俘获电荷、极化或磁矩形式存在的数据位的至少一个材料层。在一个实施方案中，存储器膜中的每个存储器膜包括层堆叠，该层堆叠从外部到内部包括隧穿介电层542、与隧穿介电层542接触的电荷存储层544和与电荷存储层544接触的阻挡介电层546。隧穿介电层542可包括隧穿介电材料，诸如氧化硅或ONO堆叠(即，氧化硅层、氮化硅层和氧化硅层的堆叠)。电荷存储层544可包括电荷存储材料，诸如氮化硅。阻挡介电层546可包括阻挡介电材料，诸如氧化硅和/或介电金属氧化物。在另一个实施方案中，存储器膜54中的每个存储器膜包括铁电材料层(未示出)和至少一个可选的可与半导体沟道360或栅极电极66接触的介电材料层(诸如氧化硅层)。

每个栅极电极66包括导电材料，诸如金属材料。例如，每个栅极电极66可包括包括导电金属氮化物(诸如TiN、TaN或WN)的金属氮化物内衬和包括金属(诸如W、Co、Mo、Ru、Cu或它们的合金)的金属层的层堆叠。

每个介电芯62包括介电填充材料，诸如氧化硅。在一个实施方案中，介电芯62可包括在蚀刻工艺中具有比最顶部绝缘层32T更高蚀刻速率的介电材料。例如，介电芯62可包括硼硅酸盐玻璃、有机硅酸盐玻璃或磷硅酸盐玻璃，并且最顶部绝缘层32T可包括致密未掺杂硅酸盐玻璃。在这种情况下，介电芯62的材料可随后相对于最顶部绝缘层32T的材料凹陷。

存储器膜54形成在半导体沟道360的竖直堆叠的每个竖直堆叠上，并且栅极电极66形成在存储器膜54中的每个存储器膜上。存储器膜54中的每个存储器膜竖直延伸穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的掺杂半导体源极层24和掺杂半导体漏极层26中的每一者。栅极电极66中的每个栅极电极竖直延伸穿过交替堆叠的掺杂半导体源极层24和掺杂半导体漏极层26中的每一者。每个栅极电极66延伸穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的每个掺杂半导体源极层24和每个掺杂半导体漏极层26。

每个存储器膜54包括圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。每个栅极电极66可包括圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。可通过存储器膜54的水平部分将栅极电极66与衬底9竖直间隔开。栅极电极66中的每个栅极电极可横向围绕相应的介电芯62。

参考图28，可执行图5的处理步骤以形成接触垫结构68。每个存储器开口填充结构58可包括相应的接触垫结构68，该接触垫结构与栅极电极66中的相应一个栅极电极的顶端接触。

参考图29A和图29B，可执行图6A和图6B的处理步骤以穿过单元层堆叠的多个实例形成背侧沟槽79。可修改用于形成背侧沟槽79的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级绝缘层132的蚀刻化学过程。

参考图30，可例如采用蚀刻工艺将相对于绝缘层(132,32I)、掺杂半导体源极层24、掺杂半导体漏极层26、后向阶梯式介电材料部分65和半导体沟道360的材料有选择性地蚀刻源极牺牲材料层42S和漏极牺牲材料层42D的材料的蚀刻剂引入背侧沟槽79中。源极级背侧凹槽43S和漏极级背侧凹槽43D分别形成在从其移除源极牺牲材料层42S和漏极牺牲材料层42D的空间中。在一个实施方案中，源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅，并且沟道级绝缘层132的材料、晶体管间级绝缘层32I和后向阶梯式介电材料部分65的材料可包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和/或有机硅酸盐玻璃。

蚀刻工艺可以是采用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果源极牺牲材料层42S和漏极牺牲材料层42D包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺相对于氧化硅、硅和本领域中采用的各种其他材料有选择性地蚀刻氮化硅。

参考图31，至少一种金属材料可沉积在源极级背侧凹槽43S和漏极级背侧凹槽43D中。该至少一种金属材料可包括形成金属内衬的金属氮化物材料(诸如TaN、TiN或WN)和填充源极级背侧凹槽43S和漏极级背侧凹槽43D的未被该金属内衬填充的剩余空间的金属填充材料(诸如W、Co、Ru或Mo)。该至少一种金属材料填充了源极级背侧凹槽43S和漏极级背侧凹槽43D的所有空间。可通过蚀刻工艺将该至少一种金属材料的沉积在背侧沟槽79的外缘部分的或最顶部绝缘层32T上方的部分移除，该蚀刻工艺可包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。填充源极级背侧凹槽43S的该至少一种金属材料的剩余部分构成金属源极层22。填充漏极级背侧凹槽43D的该至少一种金属材料的剩余部分构成金属漏极层28。掺杂半导体源极层24和金属源极层22的每个邻接组合构成源极层(22,24)，该源极层用作竖直场效应晶体管的相应二维阵列的源极区和源极线。掺杂半导体漏极层26和金属漏极层28的每个邻接组合构成漏极层(26,28)，该漏极层用作竖直场效应晶体管的相应二维阵列的漏极区和位线。

源极牺牲材料层42S和漏极级牺牲材料层42D是可省略的可选元件。在存在源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，分别用金属源极层22和金属漏极层28替换源极牺牲材料层42S和漏极级牺牲材料层42D。在这种情况下，源极层(22,24)中的每个源极层包括掺杂半导体源极层24和金属源极层22的竖直堆叠，并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属漏极层28的竖直堆叠。在省略源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，源极层中的每个源极层由掺杂半导体源极层24或掺杂半导体漏极层26组成。

介电材料可沉积在背侧沟槽79中以及最顶部绝缘层32T上方。填充背侧沟槽79的介电材料的部分构成背侧沟槽填充结构76。覆盖在最顶部绝缘层32T上面的介电填充材料的部分构成接触级介电层80。

参考图32，可执行图9A的处理步骤以穿过接触级介电层80并可选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86)。接触通孔结构(88,86)包括字线接触通孔结构88，这些字线接触通孔结构中的每个字线接触通孔结构与接触垫结构68中的相应一个接触垫结构接触并且电连接到相应栅极电极66。此外，接触通孔结构(88,86)包括层接触通孔结构86(例如，86S、86D)，这些层接触通孔结构与相应阶梯区(200A,200B)内的源极层(22,24)和漏极层(26,28)中的相应一者接触。具体地，这些层接触通孔结构(86S,86D)中的每个层接触通孔结构可与暴露在阶梯区(200A,200B)中的阶梯式表面中的源极层(22,24)中的相应一个源极层或漏极层(26,28)中的相应一个漏极层的水平表面接触。然后，字线98形成在接触级介电层80上方(以及在栅极电极66、源极层(22,24)和漏极层(26,28)上方)，并且通过接触通孔结构88和可选的接触垫结构68与栅极电极66电接触。

参考图33，可通过用沟道级牺牲材料层232替换沟道级绝缘层32C来从图1的第一示例性结构得到根据本公开的第四实施方案的第四示例性结构。因此，单元层堆叠的多个实例内的单元层堆叠的每个实例包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级牺牲材料层232、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间级绝缘层32I。

沟道级牺牲材料层232包括相对于掺杂半导体源极层24、掺杂半导体漏极层26和晶体管间级绝缘层32I的材料可有选择性地被移除的材料，并且包括相对于将用于随后替换源极牺牲材料层42S和漏极牺牲材料层42D的金属源极层和金属漏极层的金属材料可有选择性地被移除的材料。例如，沟道级牺牲材料层232可包括材料，诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与将用于随后替换源极牺牲材料层42S和漏极牺牲材料层42D的金属源极层和金属漏极层的金属材料不同的金属材料。每个沟道级牺牲材料层232可具有在5nm至50nm范围内的厚度，但也可采用更小和更大的厚度。

单元层堆叠的多个实例包括掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠。沟道级牺牲材料层232在随后将形成的半导体沟道的层级处形成。例如，沟道级牺牲材料层232可形成在每竖直相邻的一对下层掺杂半导体源极层24和上覆掺杂半导体漏极层26之间。晶体管间级绝缘层32I可设置在随后将形成的晶体管间间隙的层级处。例如，晶体管间级绝缘层32I可形成在竖直相邻对的上覆掺杂半导体源极层24和下层掺杂半导体漏极层26之间。

参考图34，可执行图2的处理步骤以在阶梯区(200A,200B)中形成阶梯式腔体69。阶梯式表面形成在阶梯区(200A,200B)中。可修改用于形成阶梯式表面的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级牺牲材料层232的蚀刻化学过程。

参考图35A和图35B，可执行图3A和图3B的处理步骤以穿过单元层堆叠的多个实例中的每个层形成存储器开口49。如上所讨论，第二示例性结构的单元层堆叠可包括源极牺牲材料层42S、掺杂半导体源极层24、沟道级牺牲材料层232、掺杂半导体漏极层26、漏极牺牲材料层42D和晶体管间级绝缘层32I。可修改用于形成存储器开口49的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级牺牲材料层232的蚀刻化学过程。

参考图36，连续材料层可按顺序沉积在存储器开口49中的每个存储器开口中。这些连续材料层可包括连续存储器膜、连续导电材料层和可选的介电填充材料层。可通过平面化工艺从包括最顶部绝缘层32T的顶表面和后向阶梯式介电材料部分的顶表面的水平平面上方移除连续材料层的多余部分。平面化工艺可采用化学机械平面化和/或至少一种凹陷蚀刻工艺。保留在存储器开口49中的连续材料层的每个部分构成存储器开口填充结构58。

每个存储器开口填充结构58包括存储器膜54、栅极电极66和可选的介电芯62。每个存储器膜54是平面化工艺之后的连续存储器膜的剩余部分。每个栅极电极66是平面化工艺之后的连续导电材料层的剩余部分。每个介电芯62是介电填充材料层的剩余部分。

存储器膜54包括可存储以俘获电荷、极化或磁矩形式存在的数据位的至少一个材料层。在一个实施方案中，存储器膜中的每个存储器膜包括层堆叠，该层堆叠从外部到内部包括隧穿介电层542、与隧穿介电层542接触的电荷存储层544和与电荷存储层544接触的阻挡介电层546。隧穿介电层542可包括隧穿介电材料，诸如氧化硅层或ONO堆叠(即，氧化硅层、氮化硅层和氧化硅层的堆叠)。电荷存储层544可包括电荷存储材料，诸如氮化硅。阻挡介电层546可包括阻挡介电材料，诸如氧化硅和/或介电金属氧化物。在另一个实施方案中，存储器膜54中的每个存储器膜包括铁电材料层(未示出)和至少一个可选的可与沟道级牺牲材料层232或栅极电极66接触的介电材料层(诸如氧化硅层)。

每个栅极电极66包括导电材料，诸如金属材料。例如，每个栅极电极66可包括包括导电金属氮化物(诸如TiN、TaN或WN)的金属氮化物内衬和包括金属(诸如W、Co、Mo、Ru、Cu或它们的合金)的金属层的层堆叠。

每个介电芯62包括介电填充材料，诸如氧化硅。在一个实施方案中，介电芯62可包括在蚀刻工艺中具有比最顶部绝缘层32T更高蚀刻速率的介电材料。例如，介电芯62可包括硼硅酸盐玻璃、有机硅酸盐玻璃或磷硅酸盐玻璃，并且最顶部绝缘层32T可包括致密未掺杂硅酸盐玻璃。在这种情况下，介电芯62的材料可随后相对于最顶部绝缘层32T的材料凹陷。

存储器膜54可形成在单元层堆叠的多个重复的每个层的侧壁上，并且栅极电极66可形成在存储器膜54中的每个存储器膜上。存储器膜54中的每个存储器膜竖直延伸穿过掺杂半导体源极层24和掺杂半导体漏极层26的交替堆叠中的掺杂半导体源极层24和掺杂半导体漏极层26中的每一者。栅极电极66中的每个栅极电极竖直延伸穿过交替堆叠的掺杂半导体源极层24和掺杂半导体漏极层26中的每一者。

每个存储器膜54包括圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。每个栅极电极66可包括圆柱形部分和与该圆柱形部分的底部外缘邻接的底盖部分。可通过存储器膜54的水平部分将栅极电极66与衬底9竖直间隔开。栅极电极66中的每个栅极电极可横向围绕相应的介电芯62。

参考图37，可执行图5的处理步骤以形成接触垫结构68。每个存储器开口填充结构58可包括相应的接触垫结构68，该接触垫结构与栅极电极66中的相应一个栅极电极的顶端接触。

参考图38A和图38B，可执行图6A和图6B的处理步骤以穿过单元层堆叠的多个实例形成背侧沟槽79。可修改用于形成背侧沟槽79的各向异性蚀刻工艺的步骤以提供有效蚀刻沟道级牺牲材料层232的蚀刻化学过程。

参考图39，可例如采用蚀刻工艺将相对于沟道级牺牲材料层232、晶体管间级绝缘层32I、掺杂半导体源极层24、掺杂半导体漏极层26和后向阶梯式介电材料部分65的材料有选择性地蚀刻源极牺牲材料层42S和漏极牺牲材料层42D的材料的蚀刻剂引入背侧沟槽79中。源极级背侧凹槽43S和漏极级背侧凹槽43D分别形成在从其移除源极牺牲材料层42S和漏极牺牲材料层42D的空间中。在一个实施方案中，源极牺牲材料层42S和漏极牺牲材料层42D可包括氮化硅，晶体管间级绝缘层32I和后向阶梯式介电材料部分65的材料可包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和/或有机硅酸盐玻璃；并且沟道级牺牲材料层232的材料可包括诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与将用于随后替换源极牺牲材料层42S和漏极牺牲材料层42D的金属源极层和金属漏极层的金属材料不同的金属材料。

蚀刻工艺可以是采用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果源极牺牲材料层42S和漏极牺牲材料层42D包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺相对于氧化硅、硅和本领域中采用的各种其他材料有选择性地蚀刻氮化硅。

参考图40，至少一种金属材料可沉积在源极级背侧凹槽43S和漏极级背侧凹槽43D中。该至少一种金属材料可包括形成金属内衬的金属氮化物材料(诸如TaN、TiN或WN)和填充源极级背侧凹槽43S和漏极级背侧凹槽43D的未被该金属内衬填充的剩余空间的金属填充材料(诸如W、Co、Ru或Mo)。该至少一种金属材料填充了源极级背侧凹槽43S和漏极级背侧凹槽43D的所有空间。可通过蚀刻工艺将该至少一种金属材料的沉积在背侧沟槽79的外缘部分的或最顶部绝缘层32T上方的部分移除，该蚀刻工艺可包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。填充源极级背侧凹槽43S的该至少一种金属材料的剩余部分构成金属源极层22。填充漏极级背侧凹槽43D的该至少一种金属材料的剩余部分构成金属漏极层28。掺杂半导体源极层24和金属源极层22的每个邻接组合构成源极层(22,24)，该源极层用作竖直场效应晶体管的相应二维阵列的源极区和源极线。掺杂半导体漏极层26和金属漏极层28的每个邻接组合构成漏极层(26,28)，该漏极层用作竖直场效应晶体管的相应二维阵列的漏极区和位线。

源极牺牲材料层42S和漏极级牺牲材料层42D是可省略的可选元件。在存在源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，分别用金属源极层22和金属漏极层28替换源极牺牲材料层42S和漏极级牺牲材料层42D。在这种情况下，源极层(22,24)中的每个源极层包括掺杂半导体源极层24和金属源极层22的竖直堆叠，并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属漏极层28的竖直堆叠。在省略源极牺牲材料层42S和漏极级牺牲材料层42D的情况下，源极层中的每个源极层由掺杂半导体源极层24或掺杂半导体漏极层26组成，如将在以下相对于图45至图47所更细致描述的那样。如果省略了层42S和42D，则沟道级牺牲材料层232可包括氮化硅。

参考图41，可通过相对于掺杂半导体源极层24、掺杂半导体漏极层26、晶体管间级绝缘层32I、可选的金属源极层22和可选的金属漏极层28的材料有选择性地移除沟道级牺牲材料层232来形成沟道级背侧凹槽233，并且这些沟道级背侧凹槽物理暴露于衬底9的表面(可以是半导体表面)。在一个实施方案中，沟道级牺牲材料层232可包括材料，诸如介电金属氧化物(例如，氧化铝)、锗原子浓度大于20％的硅-锗合金、聚合物材料或与金属源极层22和金属漏极层28的金属材料不同的金属材料，并且晶体管间级绝缘层32I可包括氧化硅。另选地，如果省略了金属源极层22和金属漏极层28，则沟道级牺牲材料层232可包括氮化硅，并且可通过磷酸蚀刻被选择性地移除。

参考图42，连续掺杂半导体材料层可保形沉积在沟道级背侧凹槽233中、在背侧沟槽79的外缘区域处以及在最顶部绝缘层32T的顶表面上方。连续掺杂半导体材料层包括具有第二导电类型的掺杂的半导体材料，该第二导电类型与第一导电类型相反。连续掺杂半导体材料层中的半导体材料可包括硅、硅-锗合金或化合物半导体材料。连续掺杂半导体材料层中的第二导电类型的掺杂物的原子浓度可在1.0×10

可执行各向异性蚀刻工艺以移除连续掺杂半导体材料层的形成在背侧沟槽79中和最顶部绝缘层32T上方的部分。沟道级背侧凹槽233中的连续掺杂半导体材料层的每个剩余部分构成半导体沟道材料层460。半导体沟道材料层460可以是完全位于沟道级背侧凹槽233中的相应一个沟道级背侧凹槽内的保形材料层。横向围绕存储器膜54的半导体沟道材料层460的每个圆柱形部分构成半导体沟道60'。每个竖直半导体沟道60'与上覆掺杂半导体层(诸如掺杂半导体漏极层26)的底表面接触，并且与下层掺杂半导体层(诸如掺杂半导体源极层24)的顶表面接触。在形成存储器膜54和栅极电极66之后，半导体沟道60'的竖直堆叠形成在相应竖直相邻的一对掺杂半导体源极层和掺杂半导体漏极层26的水平表面上。半导体沟道60'的每个竖直堆叠横向围绕相应的存储器膜54和相应的栅极电极66。

参考图43，可通过保形沉积工艺将介电材料沉积在沟道级背侧凹槽233的剩余空间中。填充沟道级背侧凹槽233的介电材料的部分构成替代绝缘层，该替代绝缘层在本文中被称为沟道级绝缘层276。填充背侧沟槽79的介电材料的部分构成背侧沟槽填充结构76。覆盖在最顶部绝缘层32T上面的介电填充材料的部分构成接触级介电层80。沟道级绝缘层276、背侧沟槽填充结构76和接触级介电层80的介电材料可整体具有相同的材料组成，并且可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃。

绝缘层(276,32I)设置在每竖直相邻的一对源极层(22,24)和漏极层(26,28)之间。在一个实施方案中，绝缘层(276,32I)可整体具有相同的介电材料组成，该介电材料组成可以是掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃的组成。在另一个实施方案中，沟道级绝缘层276可具有与晶体管间级绝缘层32I不同的组成。例如，与半导体沟道60'中的相应一个半导体沟道接触的沟道级绝缘层276可具有第一介电材料组成，并且不与半导体沟道60'中的任一个半导体沟道接触的晶体管间级绝缘层32I可具有与该第一介电材料组成不同的第二介电材料组成。在一个实施方案中，半导体沟道60'的竖直堆叠的每个半导体沟道与位于相应竖直相邻的一对源极层(22,24)和漏极层(26,28)之间的相应沟道级绝缘层276的圆柱形侧壁接触。

参考图44，可执行图9A的处理步骤以穿过接触级介电层80并可选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88,86)。接触通孔结构(88,86)包括字线接触通孔结构88，这些字线接触通孔结构中的每个字线接触通孔结构与接触垫结构68中的相应一个接触垫结构接触并且电连接到相应栅极电极66。此外，接触通孔结构(88,86)包括层接触通孔结构86(例如，86S、86D)，这些层接触通孔结构与相应阶梯区(200A,200B)内的源极层(22,24)和漏极层(26,28)中的相应一者接触。具体地，这些层接触通孔结构(86S,86D)中的每个层接触通孔结构可与暴露在阶梯区(200A,200B)中的阶梯式表面中的源极层(22,24)中的相应一个源极层或漏极层(26,28)中的相应一个漏极层的水平表面接触。然后，字线98形成在接触级介电层80上方(以及在栅极电极66、源极层(22,24)和漏极层(26,28)上方)，并且通过接触通孔结构88和可选的接触垫结构68与栅极电极66电接触。

参考图45，图中示出了根据本公开的第四实施方案的在与图34的处理步骤对应的处理步骤处通过省略源极牺牲层42S和漏极牺牲层42D形成的第四示例性结构的另选的实施方案。在本实施方案中，沟道级牺牲材料层232可包括氮化硅。

参考图46，图中示出了在与图37的处理步骤对应的处理步骤处的第四示例性结构的另选实施方案。

参考图47，图中示出了在与图44的处理步骤对应的处理步骤处的第四示例性结构的另选实施方案，其中通过选择性蚀刻(例如，通过磷酸蚀刻)移除沟道级牺牲材料层232并且用竖直半导体沟道60'替换这些沟道级牺牲材料层。可选地，可通过使用相对于堆叠中剩余的绝缘层蚀刻半导体材料(例如，硅)的选择性蚀刻选择性地蚀穿背侧沟槽79来使竖直半导体沟道60'以及掺杂半导体源极层24和漏极层26凹陷。然后，在凹槽中形成金属以形成与相应半导体源极层24和漏极层26接触的导电源极线122和导电漏极线128。该金属可包括钨、镍或钴。如果需要，可实施硅化退火来使该金属与相应半导体源极层24和漏极层26反应，并且来将导电源极线122和导电漏极线128的全部或部分转换为金属硅化物，诸如硅化钨、硅化镍或硅化钴。导电源极线122和导电漏极线128可与半导体沟道材料层460接触，或者可形成为不与半导体沟道材料层460接触的形式。

参考第三示例性结构和第四示例性结构的所有附图，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底9上方的源极层(24和可选的22)和漏极层(26和可选的28)的交替堆叠；竖直延伸穿过该交替堆叠的存储器开口49的阵列；各自位于这些存储器开口49的阵列中的相应一个存储开口内并且竖直延伸穿过该交替堆叠的源极层(24和可选的22)和漏极层(26和可选的28)中的每一者的栅极电极66；各自位于这些存储器开口49的阵列中的一个存储器开口中并且横向围绕这些栅极电极66中的相应一个栅极电极的存储器膜54；和横向围绕这些存储器膜54中的相应一个存储器膜的半导体沟道(360,60')的竖直堆叠，其中这些竖直半导体沟道(360,60')中的每个竖直半导体沟道与相应竖直相邻的一对这些源极层(24和可选的22)中的一个源极层(24和可选的22)和这些漏极层(26和可选的28)中的一个漏极层(26和可选的28)的水平表面接触。

在一个实施方案中，字线98位于栅极电极66上方以及源极层和漏极层的交替堆叠上方，其中字线98电连接到栅极电极66。

在一个实施方案中，绝缘层(132,270,32I)位于每竖直相邻的一对源极层(24和可选的22)和漏极层(26和可选的28)之间。

在一个实施方案中，绝缘层(132,270,32I)包括与半导体沟道(360,60')中的相应一个半导体沟道接触的沟道级绝缘层(132,270)和不接触半导体沟道(360,60')中的任一个半导体沟道的晶体管间级绝缘层32I。

在一个实施方案中，沟道级绝缘层132的侧壁相对于晶体管间级绝缘层32I的侧壁以及相对于每个存储器开口49周围的源极层(24和可选的22)和漏极层(26和可选的28)的侧壁向外横向凹陷。

在一个实施方案中，沟道级绝缘层132中的每个沟道级绝缘层与源极层(24和可选的22)和漏极层(26和可选的28)中的相应一者的水平表面直接接触。

在一个实施方案中，沟道级绝缘层270中的每个沟道级绝缘层不与源极层(24和可选的22)和漏极层(26和可选的28)接触，并且至少通过相应的半导体沟道材料层460与这些源极层和漏极层竖直间隔开。

在一个实施方案中，半导体沟道(360,60')的竖直堆叠中的每个竖直堆叠包括一组分立半导体沟道(360,60')，该组分立半导体沟道彼此竖直间隔开而不彼此直接接触。

在一个实施方案中，每个半导体沟道(360,60')的整个外侧壁与位于相应竖直相邻的一对源极层(24和可选的22)和漏极层(26和可选的28)的相应沟道级绝缘层(132,270)的圆柱形侧壁接触。

在第三实施方案中，每个半导体沟道360的外侧壁包括与相应竖直相邻对中的源极层(24和可选的22)和漏极层(26和可选的28)中的一者的水平表面接触的上部外缘，并且包括与该相应竖直相邻对中的源极层(24和可选的22)和漏极层(26和可选的28)中的另一者的水平表面接触的下部外缘。

在第四实施方案中，半导体沟道60'中的每个半导体沟道包括半导体沟道材料层460的中空圆柱形区段，该半导体沟道材料层包括：邻接相应半导体沟道60'的上端的上部半导体沟道材料层区段和邻接该相应半导体沟道60'的下端的下部半导体沟道材料层区段。该上部半导体沟道材料层区段是半导体沟道材料层460的上部水平部分，该上部水平部分与上覆掺杂半导体材料层(诸如掺杂半导体漏极层26)在第一p-n结处接触。该下部半导体沟道材料层区段是半导体沟道材料层460的下部水平部分，该下部水平部分与下层掺杂半导体材料层(诸如掺杂半导体源极层24)在第二p-n结处接触。

在一个实施方案中，半导体沟道材料层460包括一组半导体沟道60'，该组半导体沟道包括中空圆柱形区段和横向围绕栅极电极66的附加圆柱形区段。

在一个实施方案中，源极层(24,22)中的每个源极层包括掺杂半导体源极层24和金属源极线22的竖直堆叠；并且漏极层(26,28)中的每个漏极层包括掺杂半导体漏极层26和金属位线28的竖直堆叠。

在一个实施方案中，存储器膜54中的每个存储器膜包括嵌套层堆叠，该嵌套层堆叠包括：隧穿介电层542；与隧穿介电层542接触的电荷存储层544；和与电荷存储层544接触的阻挡介电层546。在另一个实施方案中，存储器膜54中的每个存储器膜包括铁电材料层和/或由铁电材料层组成。

在一个实施方案中，该三维存储器器件包括：源极层接触通孔结构86S和漏极层接触通孔结构86D，这些源极层接触通孔结构与源极层(24和可选的22)中的相应一个源极层接触，这些漏极层接触通孔结构与漏极层(26和可选的28)中的相应一个漏极层接触。

在一个实施方案中，交替堆叠中的源极层(24和可选的22)具有随距衬底9的竖直距离而减小的不同横向范围；交替堆叠中的漏极层(26和可选的28)具有随距衬底9的竖直距离而减小的不同横向范围；第一后向阶梯式介电材料部分65与该交替堆叠中的源极层(24和可选的22)的水平表面接触，并且横向围绕源极层接触通孔结构86S；并且第二后向阶梯式介电材料部分65与该交替堆叠中的漏极层(26和可选的28)的水平表面接触，并且横向围绕漏极层接触通孔结构86D。

在一个实施方案中，栅极电极66通过存储器膜54的水平部分与衬底9竖直间隔开；栅极电极66中的每个栅极电极横向围绕相应的介电芯62；并且接触垫结构68与栅极电极66中的相应一个栅极电极的顶端接触。

参考图48，图中示出了本公开的三维存储器器件的各种实施方案的电路图。每个源极层(24,22)可由相应相邻的一对背侧沟槽79横向界定，并且包括源极线(22,122)(“SL”)。源极线SL被布置为沿着竖直方向以及沿着平行于背侧沟槽79的纵向方向的水平方向延伸的三维阵列。因此，源极线SL可用二维坐标(i,j)来编号，其中i是指相应源极线的层级，并且j是指由相应相邻的一对背侧沟槽79确定的空间。例如，如果(n+1)个源极层(24,22)和(n+1)个漏极层(26,28)存在于每相邻的一对背侧沟槽79之间，距衬底9相应距离，则索引i可在0至n的范围内。如果存在(m+2)个背侧沟槽79，则每个源极层级设置(m+1)个源极层(24,22)，并且每个漏极层级设置(m+1)个漏极层(26,28)。索引j可在0至m的范围内。

每个漏极层(26,28)可由相应相邻的一对背侧沟槽79横向界定，并且包括位线(28,128)(“BL”)。位线BL被布置为沿着竖直方向以及沿着平行于背侧沟槽79的纵向方向的水平方向延伸的三维阵列。因此，位线BL可用与对应的源极线SL(i,j)相同的二维坐标(i,j)来编号。

栅极电极66可被布置为二维阵列并且用作存储器竖直场效应晶体管的控制栅极电极。每个晶体管包括相应的半导体沟道，该半导体沟道可包括半导体沟道层60L的一部分，或者可包括分立半导体沟道(60,360)，或者可包括为半导体沟道材料层460的一部分的半导体沟道60'。栅极电极66可被布置为二维阵列，该二维阵列可为六边形阵列或矩形阵列。延伸穿过同一组源极线SL和位线BL的栅极电极66构成一组栅极电极，该组源极线和位线位于同一存储块中的相应相邻的一对背侧沟槽79之间。同一组中(即，同一存储块中)的每个栅极电极66与不同的字线98(WL)电接触。

字线98(WL)被布置为沿着水平方向延伸的二维阵列，该水平方向垂直于背侧沟槽79的纵向方向(并且垂直于源极线SL和位线SL的方向)。组的总数可为(m+1)。一组栅极电极内的每个栅极电极66可被单独编号。如果(x+1)个栅极电极存在于每组电极内，则可采用二维坐标系(k,j)来标记这些栅极电极，其中k为从0取至x的索引并且指示组内的单个栅极电极，j为从0取至m的索引并且指示栅极电极所属的组。因此，三维坐标(i,j,k)可唯一地指示存储器单元。

在第一实施方案中，半导体沟道在竖直方向上是连续的。因此，激活一个字线98便激活了电连接到已激活的字线98的相应栅极电极66。存储器膜54的与介于一对已激活的源极区和漏极区之间的半导体沟道层60L的一部分相邻的一部分被激活(例如，被编写、擦除或读取)。可通过向源极区施加与漏极区不同的电压来激活该对源极和漏极区。将剩余的、未被选择的源极区和漏极区(及其可选的相应源极线和漏极线)设定为所选存储器单元的源极电压以避免激活未被选择的存储器单元。

在第二至第四实施方案中，半导体沟道在垂直方向上不连续。在这些实施方案中，激活一个字线98以激活电连接到已激活的字线98的相应栅极电极66。在这些实施方案中，所有存储器膜54均可被激活。

本公开的实施方案提供了一种可位寻址的高密度三维存储器阵列。半导体沟道可更宽，这提供更紧密的阈值电压分布。每个存储器单元的各个源极线(22,122)和位线(28,128)提供更高的单元电流以提高存储器速度。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。