吸收层变掺杂InGaAs雪崩光电二极管及制备方法

摘要

本发明公开了一种吸收层变掺杂InGaAs雪崩光电二极管及制备方法，结构包括：N

说明书

技术领域

本发明涉及光电检测以及图像传感器领域，尤其涉及一种吸收层变掺杂InGaAs雪崩光电二极管及制备方法。

背景技术

单光子探测作为一种重要的微弱信号检测技术，在量子信息技术、高分辨率光谱检测、DNA分析、激光测距、三维成像及光时域反射等方面都有十分广泛的应用。目前，广泛应用的单光子探测器主要有光电倍增管(PMT)和雪崩光电二极管(APD)。PMT通常是在高真空玻璃内封装光电阴极、聚焦电极、数个二次打拿极和光电阳极。当入射光子照射到光电阴极时，因外光电效应而产生光电子，在倍增管内强电场的加速作用下，这些光电子顺序碰撞二次打拿极，产生大量的二次电子，从而发生倍增放大，最后阳极收集放大后的电子作为信号输出。虽然光电倍增管具有响应速度快、增益高、噪声低等优点，但是体积大、工作电压高、对磁场敏感等缺点限制了其在诸多场合的应用。而雪崩光电二极管是利用内光电效应，通过雪崩倍增机制进行光信号放大，具有全固态、体积小、动态范围大、分辨率高、可与信号处理芯片单片集成等特点，因而成为单光子探测领域的研究热点之一。

近年来，随着量子保密通信的迅猛发展，尤其是远距离量子密钥分发的研究取得极大进展，这使得工作在红外波段的单光子探测器越来越受到人们的重视。与InP衬底晶格匹配的InGaAs探测器的长波限为1.7μm，其响应范围覆盖了长波光纤通信的1.31μm和1.55μm波段，在光纤通信需求的推动下得到了飞速发展，是短波红外领域应用最广泛的材料体系。InGaAs雪崩光电二极管(APD)的吸收层采用InGaAs材料，而倍增层为InP。因此，InGaAs雪崩光电二极管多采用吸收层和倍增层分离(Separate Absorption Grading ChargeMultiplication,SAGCM)结构。贯穿电压是SAGCM结构雪崩光电二极管所独有的特性参数，只有当器件达到贯穿电压，吸收层产生的光生载流子进入倍增层，器件才能正常工作。贯穿电压和击穿电压间的电压范围，就是器件的工作电压范围。尽管目前已对InGaAs雪崩光电二极管进行了大量研究，但这些工作的着眼点大多是通过优化器件的制备工艺，降低器件的暗电流和暗计数。例如，Lee Kiwon等人^[1]采用锌(Zn)扩散工艺制备出InGaAs/InP雪崩光电二极管，其在240K时的暗计数低至每个脉冲2.8×10^-3；Alberto>[2]通过优化InGaAs/InP雪崩光电二极管的锌(Zn)扩散工艺和反应参数，在225K，5V过偏压条件下的探测效率可达30％@1550nm，半高全宽低至90ps。

为了降低InGaAs雪崩光电二极管的暗电流，通常器件工作在200～250K低温条件下。Sara Pellegrini等人^[3]指出，载流子的离化系数随着温度的降低而升高，进而导致击穿电压降低，变化速率约为0.17V/K，而贯穿电压随温度的变化不明显。因此，随着工作温度的降低，器件工作电压范围随之减小。然而，目前还没有一套较为系统的拓宽InGaAs雪崩光电二极管(APD)工作电压范围，以及降低器件功耗的方法。

参考文献

[1]Lee K,Lee B,Yoon S,et al.A Low Noise Planar-Type AvalanchePhotodiode using a Single-Diffusion Process in Geiger-Mode Operation[J].Japanese Journal of Applied Physics,2013,52(52):2201.

[2]Tosi A,Calandri N,Sanzaro M,et al.Low-Noise,Low-Jitter,HighDetection Efficiency InGaAs/InP Single-Photon Avalanche Diode[J].IEEE Journalof Selected Topics in Quantum Electronics,2014,20(6):192-197.

[3]Pellegrini S,Warburton R E,Tan L J J,et al.Design and performanceof an InGaAs-InP single-photon avalanche diode detector[J].IEEE JournalofQuantum Electronics,2006,42(4):397-403.

发明内容

本发明提供了一种吸收层变掺杂InGaAs雪崩光电二极管及制备方法，本发明保证了InGaAs雪崩光电二极管在低温条件下仍有较大的工作电压范围，降低了器件功耗，为产业应用提供了参考依据，具有重要的实用价值，详见下文描述：

一种吸收层变掺杂InGaAs雪崩光电二极管，包括：N⁺InP衬底，在所述N⁺InP衬底上从下到上依次设置有N-InP缓冲层、多层不同掺杂浓度的N-In_(1-x)Ga_xAs吸收层、N-In_(1-x)Ga_xAs_yP_(1-y)渐变层、N-InP电荷层、本征掺杂的InP倍增层及P⁺-InP接触层。

一种吸收层变掺杂InGaAs雪崩光电二极管的制备方法，所述方法包括以下步骤：

(1)利用金属有机物化学气相沉积在N型重掺杂的InP衬底上依次外延生长N-InP缓冲层、In_(1-x)Ga_xAs吸收层、N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层、N-InP电荷层、本征掺杂的InP倍增层以及P型重掺杂InP接触层；

(2)利用等离子体增强化学气相沉积技术淀积一层SiO₂作为反应离子刻蚀的掩膜；

(3)将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶；

(4)以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层；

(5)利用电子束蒸发在N型掺杂的InP缓冲层上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极，使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

其中，所述In_(1-x)Ga_xAs吸收层的掺杂浓度从下到上依次为1×10¹⁷cm^-3、1×10¹⁷cm^-3、1×10¹⁷cm^-3。

其中，所述In_(1-x)Ga_xAs吸收层的掺杂浓度从下到上依次为2×10¹⁷cm^-3、1×10¹⁷cm^-3、9×10¹⁶cm^-3。

其中，所述In_(1-x)Ga_xAs吸收层的掺杂浓度从下到上依次为5×10¹⁷cm^-3、1×10¹⁷cm^-3、5×10¹⁶cm^-3。

其中，所述In_(1-x)Ga_xAs吸收层的掺杂浓度从下到上依次为1×10¹⁸cm^-3、1×10¹⁷cm^-3、1×10¹⁶cm^-3。

其中，所述In_(1-x)Ga_xAs吸收层的掺杂浓度从下到上依次为1×10¹⁹cm^-3、1×10¹⁷cm^-3、1×10¹⁵cm^-3。

进一步地，所述N-InP缓冲层1μm，掺杂浓度为1×10¹⁹cm^-3；

进一步地，所述N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层0.05μm，掺杂浓度为1×10¹⁶cm^-3；

进一步地，所述N-InP电荷层0.25μm，掺杂浓度为1×10¹⁷cm^-3；

进一步地，所述本征掺杂InP倍增层0.5μm；

进一步地，所述P型重掺杂InP接触层2.5μm，掺杂浓度为1×10¹⁹cm^-3。

本发明提供的技术方案的有益效果是：

(1)本发明采用的SAGCM的InGaAs雪崩光电二极管相较于传统的异质结InGaAs雪崩光电二极管减少了隧穿电流，降低了暗电流，提高了探测效率；本发明对器件结构进行了进一步优化，给出了确切参数，拓宽了器件的工作电压范围；

(2)本发明提供的InGaAs雪崩光电二极管器件能够在低温下正常工作，保证了低温下的器件性能；

(3)本发明提供的InGaAs雪崩光电二极管的制备工艺简单，成本低廉，适合大规模生产。

附图说明

图1为本发明实施例中InGaAs雪崩光电二极管的结构剖面图；

图2为本发明不同实施例光照条件下的I-V特性。

附图中，各标号所代表的部件列表如下：

1：N⁺InP衬底；2：N-InP缓冲层；

3、4、5：N-In_0.53Ga_0.47As吸收层；6：N-In_(1-x)Ga_xAs_yP_(1-y)渐变层；

7：N-InP电荷层；8：i-InP倍增层；

9：P⁺InP接触层。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面对本发明实施方式作进一步地详细描述。

本发明实施例提出了一种吸收层变掺杂的低贯穿电压、高击穿电压、大工作范围的InGaAs雪崩光电二极管结构。所述器件结构包括：N-InP缓冲层2、不同掺杂浓度的In_(1-x)Ga_xAs吸收层(3、4和5)、N-In_(1-x)Ga_xAs_yP_(1-y)渐变层6、N-InP电荷层7、非有意掺杂的InP倍增层8以及P⁺-InP接触层9。

下面结合附图和实例对本发明实施例作进一步的解释和说明：

本发明实施例所述InGaAs雪崩光电二极管的剖面结构如图1所示，下面对其结构做详细说明：

(1)图示中标记1为InGaAs雪崩光电二极管的衬底，衬底材料选用N型重掺杂的InP，厚度为300μm，掺杂浓度为1×10¹⁹cm^-3。

(2)图示中标记2为缓冲层，缓冲层选用N型掺杂的InP，厚度为1μm，掺杂浓度为5×10¹⁸cm^-3。

(3)图示中标记3、4、5均为吸收层，吸收层选用与InP材料的晶格完美匹配的In_0.53Ga_0.47As，其掺杂类型为N型，每层厚度为0.5μm。

本发明实施例中吸收层4的掺杂浓度固定为1×10¹⁷cm^-3，吸收层3的掺杂浓度低于吸收层4的掺杂浓度，吸收层5的掺杂浓度高于4的掺杂浓度。

(4)图示中标记6为N型掺杂的、组分渐变的In_(1-x)Ga_xAs_yP_(1-y)缓冲层，其作用是完成从In_0.53Ga_0.47As吸收层的带隙到InP电荷层7的带隙过渡，避免因带隙差而引起异质结处的空穴积累。In_(1-x)Ga_xAs_yP_(1-y)缓冲层的厚度为0.05μm，掺杂浓度为1×10¹⁶cm^-3，Ga的组分从0.47变为0，As的组分从1变为0。

(5)图示中标记7为电荷层，电荷层7选用N型重掺杂的InP，厚度为0.25μm，掺杂浓度为1×10¹⁷cm^-3。

(6)图示中标记8为倍增层，倍增层8为非有意掺杂的InP，厚度为0.5μm，光生载流子在此区域发生碰撞电离引发雪崩效应。

(7)图示中标记9为P型重掺杂的InP，厚度为2.5μm，掺杂浓度为1×10¹⁹cm^-3。

本发明实施例提供的一种吸收层变掺杂InGaAs雪崩光电二极管的制备方法，具体实施例如下：

实施例1

(1)结构生长；

利用MOCVD(金属有机物化学气相沉积)在N型重掺杂InP衬底1上依次外延生长N-InP缓冲层2 1μm，掺杂浓度为1×10¹⁹cm^-3；N-In_0.53Ga_0.47As吸收层(3、4和5)1.5μm，掺杂浓度从下到上依次为1×10¹⁷cm^-3、1×10¹⁷cm^-3、1×10¹⁷cm^-3；N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层60.05μm，掺杂浓度为1×10¹⁶cm^-3；N-InP电荷层7>17cm^-3；本征掺杂InP倍增层8>19cm^-3。

(2)淀积二氧化硅(SiO₂)掩模；

利用等离子体增强化学气相沉积(PECVD)技术淀积一层厚度为700nm的SiO₂，作为反应离子刻蚀(RIE)的掩膜。

(3)光刻图形转移；

将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶。

(4)台面刻蚀；

以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层2，刻蚀深度为4.8μm。

(5)电极制备。

利用电子束蒸发在N型掺杂的InP缓冲层2上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层9淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极。使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

实施例2

(1)结构生长；

利用MOCVD在N型重掺杂InP衬底1上依次外延生长N-InP缓冲层2 1μm，掺杂浓度为1×10¹⁹cm^-3；N-In_0.53Ga_0.47As吸收层(3、4和5)1.5μm，掺杂浓度从下到上依次为2×10¹⁷cm^-3、1×10¹⁷cm^-3、9×10¹⁶cm^-3；N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层6>16cm^-3；N-InP电荷层7>17cm^-3；本征掺杂InP倍增层8>19cm^-3。

(2)淀积SiO₂掩模；

利用PECVD技术淀积一层厚度为700nm的SiO₂作为RIE的掩膜。

(3)光刻图形转移；

将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶。

(4)台面刻蚀；

以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层2，刻蚀深度为4.8μm。

(5)电极制备。

利用电子束蒸发在N型掺杂的InP缓冲层2上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层9淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极。使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

实施例3

(1)结构生长；

利用MOCVD在N型重掺杂InP衬底1上依次外延生长N-InP缓冲层2 1μm，掺杂浓度为1×10¹⁹cm^-3；N-In_0.53Ga_0.47As吸收层(3、4和5)1.5μm，掺杂浓度从下到上依次为5×10¹⁷cm^-3、1×10¹⁷cm^-3、5×10¹⁶cm^-3；N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层6>16cm^-3；N-InP电荷层7>17cm^-3；本征掺杂InP倍增层8>19cm^-3。

(2)淀积SiO₂掩模；

利用PECVD技术淀积一层厚度为700nm的SiO₂作为RIE的掩膜。

(3)刻图形转移；

将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶。

(4)台面刻蚀；

以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层2，刻蚀深度为4.8μm。

(5)电极制备。

利用电子束蒸发在N型掺杂的InP缓冲层2上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极。使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

实施例4

(1)结构生长；

利用MOCVD在N型重掺杂InP衬底1上依次外延生长N-InP缓冲层2 1μm，掺杂浓度为1×10¹⁹cm^-3；N-In_0.53Ga_0.47As吸收层(3、4和5)1.5μm，掺杂浓度从下到上依次为1×10¹⁸cm^-3、1×10¹⁷cm^-3、1×10¹⁶cm^-3；N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层0.05μm，掺杂浓度为1×10¹⁶cm^-3；N-InP电荷层7>17cm^-3；本征掺杂InP倍增层8>19cm^-3。

(2)淀积SiO₂掩模；

利用PECVD技术淀积一层厚度为700nm的SiO₂作为RIE的掩膜。

(3)光刻图形转移；

将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶。

(4)台面刻蚀；

以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层，刻蚀深度为4.8μm。

(5)电极制备。

利用电子束蒸发在N型掺杂的InP缓冲层2上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层9淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极。使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

实施例5

(1)结构生长；

利用MOCVD在N型重掺杂InP衬底1上依次外延生长N-InP缓冲层2 1μm，掺杂浓度为1×10¹⁹cm^-3；N-In_0.53Ga_0.47As吸收层(3、4和5)1.5μm，掺杂浓度从下到上依次为1×10¹⁹cm^-3、1×10¹⁷cm^-3、1×10¹⁵cm^-3；N-In_(1-x)Ga_xAs_yP_(1-y)组分渐变层0.05μm，掺杂浓度为1×10¹⁶cm^-3；N-InP电荷层7>17cm^-3；本征掺杂InP倍增层8>19cm^-3。

(2)淀积SiO₂掩模；

利用PECVD技术淀积一层厚度为700nm的SiO₂作为RIE的掩膜。

(3)光刻图形转移；

将光刻版上的图形通过涂胶、曝光、显影等工艺步骤转移到光刻胶上，然后以光刻胶为掩膜，向下刻蚀二氧化硅，最后去除光刻胶。

(4)台面刻蚀；

以二氧化硅为掩膜，使用反应离子刻蚀技术对InGaAs外延结构进行刻蚀，刻蚀至N-InP缓冲层2，刻蚀深度为4.8μm。

(5)电极制备。

利用电子束蒸发在N型掺杂的InP缓冲层2上淀积Ti/Pt/Au金属叠层，在P型重掺杂的InP接触层9淀积Pd/Zn/Pd/Au金属叠层，分别作为N型和P型电极。使用快速热退火技术使金属和半导体材料形成欧姆接触，降低接触势垒。

图2所示为实施例1～实施例5在光强为1mW/cm²的条件下的I-V特性。由图2可见，随着吸收层浓度变化范围的增大，InGaAs雪崩光电二极管的击穿电压由33.8V提高至38.4V，贯穿电压由24.5V降低至22.8V。器件的工作电压范围由9.3V拓宽至15.6V，拓宽了InGaAs雪崩光电二极管的工作范围，使得该器件适合于低温条件工作。

本发明实施例对各器件的型号除做特殊说明的以外，其他器件的型号不做限制，只要能完成上述功能的器件均可。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。