在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件

摘要

描述了在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件。例如，一种半导体器件包括半导体衬底。绝缘结构被布置在半导体衬底之上。三维沟道区被布置在绝缘结构之上。源极区和漏极区被布置在三维沟道区的任一侧上和外延种子层上。外延种子层由与三维沟道区不同的半导体材料组成，且被布置在绝缘结构上。栅极电极叠置体围绕三维沟道区，具有布置在绝缘结构上的部分并与外延种子层横向相邻。

说明书

技术领域

本发明的实施例涉及半导体器件领域，具体而言，涉及在整体隔离的 或局部隔离的衬底上形成的应变栅极全包围半导体器件。

背景技术

近几十年来，集成电路中部件的规模缩小是日益增长的半导体工业背 后的驱动力。向越来越小的部件的规模缩小实现了功能单元在半导体芯片 的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增 大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的 驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，诸如三栅晶体管的多栅晶体管随着器件尺 寸不断缩小而变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体 上硅结构衬底上制造三栅晶体管。在一些情况下，体硅衬底由于其成本较 低，并且因为它们实现了不太复杂的三栅制造工艺而是优选的。在其他情 况下，绝缘体上硅结构衬底由于三栅晶体管的改进的短沟道性能为而是优 选的。

借助整体隔离或局部隔离而形成的绝缘体上硅结构衬底也可以用于制 造栅极全包围器件。已经尝试了许多不同技术来制造这种三维隔离沟道器 件。但在这种半导体器件的绝缘形成领域中仍需要显著的改进。

另一方面，已经尝试了许多不同技术来改进晶体管的迁移率。但在对 于半导体器件的电子和/或空穴迁移率改进的领域中仍需要显著的改进。

附图说明

图1A和1B示出了在制造半导体器件的方法中的不同操作的横截面图。

图2A-2C示出了根据本发明的实施例的制造半导体器件的方法中的不 同操作的横截面视图。

图3A示出了根据本发明的实施例的基于纳米线的半导体结构的三维 横截面图。

图3B示出了根据本发明的实施例的沿a-a’轴的图3A的基于纳米线的 半导体结构的横截面沟道图。

图3C示出了根据本发明的实施例的沿b-b’轴的图3A的基于纳米线的 半导体结构的横截面间隔体图。

图4A-4J示出了根据本发明的实施例的制造半导体器件的方法中的不 同操作的横截面图。

图5A-5J示出了根据本发明的实施例的制造半导体器件的另一个方法 中的不同操作的横截面图。

图6A-6G示出了根据本发明的实施例的制造半导体器件的另一个方法 中的不同操作的横截面图。

图7示出了根据本发明的实施例的一个实现方式的计算设备。

具体实施方式

将描述在整体的或局部的隔离衬底上所形成的应变栅极全包围半导体 器件。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况， 以便提供对本发明的实施例的透彻理解。对于本领域技术人员来说，显然， 本发明的实施例的实践可以无需这些特定细节。在其他实例中，没有说明 诸如集成电路设计布局的公知的特征，以免不必要地使得本发明的实施例 模糊不清。而且，应当理解，附图中所示的不同实施例是说明性表示，不 一定按照比例绘制。

本发明的一个或多个实施例涉及在半导体器件制造过程中使用或包括 底切(UC)控制层。例如，底切控制层可以用于累积在下鳍状物氧化物(UFO) 或绝缘体上硅结构(SOI)或绝缘体上硅锗结构FIN形成中的应变，以实现 例如增强的沟道应变形成。基于UFO的结构可以称为与下层衬底局部隔离， 而基于SOI的结构可以称为与下层衬底整体隔离。本发明的实施例适合于 这种局部隔离的和整体隔离的结构。在一个或多个特定实施例中，为外延 结构形成保留外延种子层。在随后的工艺操作中可以保留或者稍后去除外 延种子层。

总体上，本文所述的解决方案适合于使得局部隔离的或整体隔离的器 件应变。可以由整体隔离(SOI)或局部隔离(UFO)来实现或得到隔离， 其中，在任一情况下，都将居间绝缘层布置在沟道区与下层体半导体衬底 之间。例如借助下鳍状物氧化物(UFO)、隐埋氧化物形成(BOX)或者替 换电介质来制造居间电介质层，或者它可以包括在起始衬底中。

也许具体而言，本发明的一个或多个实施例涉及集成的栅极全包围器 件。因而，本文说明了高性能、低漏电晶体管技术方案。本文还专注于在 将相同的沟道材料用于NMOS和PMOS时同时增大电子与空穴迁移率的困 难。使用应变解决方案、高迁移率沟道方案或者高迁移率沟道取向可以增 强器件性能。

本文所述的方案可以用于处理半导体器件的沟道材料中载流子迁移率 的问题。例如，在实施例中，为FIN结构提供了未掺杂硅(Si)材料沟道。 在基于SiO₂的衬底上形成Si FIN，以利用完全未掺杂的沟道(例如无subFIN 漏电)和最小的栅极引发漏极漏电(GIDL)或结漏。但典型地，不能在SiO₂隐埋层上外延生长Si。而且，如果将UFO技术用于在FIN下形成氧化物层， 或者如果使用SOI晶圆，那么就会使得用以将应变传递给沟道区的源极或 漏极(S/D)应激子的累积(例如，用于使硅沟道区应变的外延SiGe)复杂 化。例如，按照由于外延生长的应激子可能不能成核并生长在氧化物顶上 因而不能露出SiO₂隐埋层(或UFO或SiGeOI)的限制，禁止使用底切工 艺(例如去除起始的S/D材料)。因而，在具有隐埋氧化物的绝缘FIN上累 积最大可获得S/D引起的应变是极具挑战性的。

用以累积外延沟道应变区的传统方案可以包括执行浅底切以留下布置 在局部或整体隐埋氧化物上的薄Si层(或者其他外延成核层)，以便实现外 延应激子成核。这个方案可能不是最佳的，因为考虑到S/D外延体积有限， 会有可能减小引起的应变的任何容量。此外，使用这个受控的底切技术会 不允许外延材料为了在所制造的器件的尖端区域中生长的累积，否则的话， 它会产生用于最大应力传递的与沟道区极为接近的应变特征。

为了举例说明使用传统方案的以上确认的问题，图1A和1B示出了在 制造半导体器件的方法中的不同操作的横截面图。参考图1A，半导体结构 100包括诸如硅层之类的半导体基体106，被布置在诸如整体绝缘层或局部 绝缘层之类的绝缘层104上，所述绝缘层104位于诸如体硅衬底之类的衬 底102上。具有掩模110和间隔体112的诸如多晶硅占位栅极电极的栅极 电极108布置在半导体基体106上。参考图1B，半导体基体106露出的部 分凹陷以形成凹陷区114。凹陷区114减小了半导体基体106的厚度，但没 有露出下部绝缘层104。凹陷区114为外延成核提供了位置，用于例如随后 的源极与漏极应激子形成。例如，随后可以在半导体基体106的凹陷区114 上生长硅锗(SiGe)，以便向栅极电极108下方的半导体基体106的沟道区 提供应力。

然而，再次参考图1B，由于在区域114中必须保留一部分半导体基体， 以便提供成核位置(它不能由绝缘层104提供)，仅可以得到浅凹陷。另外， 在半导体基体106栅极电极108下方的部分很少或没有底切，否则的话， 它会允许与半导体基体106的有效沟道区极为接近的外延区的形成。因而， 浅凹陷和最小底切会阻碍在栅极电极108下被允许的外延体积的范围，有 可能限制传递到沟道区的应力的量。

因而，一个或多个实施例涉及通过实施蚀刻停止层(例如，其中隐埋 SiGe)来实现在UFO/SiGeOI FIN上应变的累积，蚀刻停止层是牺牲性的， 并且随后可以被去除以提供栅极全包围和/或触点全包围结构。以下更详细 地说明牺牲底切蚀刻停止层或牺牲顶部缓冲层在沟道和/或S/D区中的沉积 及其去除。

为了举例说明以上的解决方案，图2A-2C示出了根据本发明的实施例 的制造半导体器件的方法中的不同操作的横截面图。参考图2A，半导体结 构200包括诸如硅层的半导体基体206，布置在诸如硅锗蚀刻停止层的底切 蚀刻停止层205上。底切蚀刻停止层205布置在诸如体硅衬底的衬底202 上的诸如整体绝缘层或局部绝缘层之类的绝缘层204上。具有掩模210和 间隔体212的诸如多晶硅占位栅极电极的栅极电极208布置在半导体基体 206上。参考图2B，去除半导体基体206露出的部分，以露出底切蚀刻停 止层205的部分214。底切蚀刻停止层205的部分214防止了下部绝缘层 204的露出。而且，由于可以将过蚀刻工艺用于去除半导体基体206的部分， 可以得到底切在栅极电极208下方的区域215。

底切蚀刻停止层205的部分214还为外延成核提供了位置，例如用于 随后的源极和漏极应激子形成。例如，如图2C所示的，随后可以相邻于半 导体基体206的剩余部分，在底切蚀刻停止层205的部分214上生长诸如 硅锗(SiGe)外延区的外延区216。可以包含外延区216以向半导体基体 206在栅极电极208下方的沟道区提供应力。

尽管图2A-2C示出了在本发明的一个或多个实施例中包括的概念，但 更为精细的方案也可以用于制造得益于使用底切蚀刻停止层的半导体器 件。例如，在图2A-2C中，在形成半导体基体层(例如层206)之前，已 经形成了居间绝缘层(例如层215)(对于以下相关于图6A-6G说明的工艺 方案也是同样的情况)。在其他实施例中，例如以下相关于图4A-4J和5A-5J 说明的工艺方案的情况，在半导体基体形成之后形成居间绝缘层。而且， 在图2A-2C中，在使得半导体基体层凹陷之前形成栅极电极或占位电极。 但在其他实施例中，例如以下相关于图4A-4J、5A-5J和6A-6G说明的工艺 方案的情况，在使得半导体基体层凹陷之后制造栅极电极，使得能够形成 栅极全包围半导体器件。

再次参考图2A-2C，通过将隐埋半导体层用作蚀刻停止，于是可以设 计底切处理，以使得体积和栅极下(XUD)控制最大。可获得的最佳应变 因而可以传递到相应的沟道区。在一个此类实施例中，可以如此获得在UFO 或SiGeOI衬底上累积应变的Si FIN的结构。本文所述的一个或多个工艺流 程、或者结果得到的结构和器件可以适用于用于例如14纳米或更小工艺节 点的三栅和/或FIN-FET晶体管。本发明的实施例可以包括在SiGe牺牲缓 冲层上沉积Si FIN，随后选择性地去除SiGe缓冲层，以最终提供Si FIN栅 极全包围或触点全包围结构。

在另一个方面中，相关于图2A-2C所描述的方案可以用于更复杂的累 积方案中，以制造基于纳米线的器件。例如，图3A示出了根据本发明的实 施例的基于纳米线的半导体结构的三维横截面图。图3B示出了沿a-a’轴的 图3A的基于纳米线的半导体结构的横截面沟道图。图3C示出了沿b-b’轴 的图3A的基于纳米线的半导体结构的横截面间隔体图。

参考图3A，半导体器件300包括布置在衬底302之上的一条或多条竖 直叠置的纳米线(304组)。本文的实施例涉及单线器件和多线器件。示例 性地，为了说明的目的显示了具有纳米线304A、304B和304C的三个基于 纳米线的器件。为了说明的方便，将纳米线304A用作示例，其中仅针对一 条纳米线来进行说明。会理解，在说明了一条纳米线的属性的情况下，基 于多条纳米线的实施例对于每一条纳米线可以具有相同的属性。

每一条纳米线304都包括被布置在纳米线中的沟道区306。沟道区306 具有长度(L)。参考图3B，沟道区还具有与长度(L)竖直的周边。参考 图3A和3B，栅极电极叠置体308围绕纳米线304C和304B的每一个沟道 区306的整个周边。在一个实施例中，在纳米线304A的沟道区306的下方 不存在蚀刻停止半导体层390部分(以下更详细地说明)，器件300因而是 相对于第一纳米线304A的栅极全包围器件。但在另一个实施例中，在纳米 线304A的沟道区306的下方存在蚀刻停止半导体层390部分，器件300因 而不是相对于第一纳米线304A的栅极全包围器件。栅极电极叠置体308包 括栅极电极，连同栅极电介质层一起布置在沟道区306与栅极电极(未示 出)之间。

再次参考图3A，每一条纳米线304还包括源极区和漏极区310和312， 它们被布置在沟道区306的任一侧上的纳米线中。触点对314被布置在源 极区/漏极区310/312上。参考图3A和3B，触点对314布置在源极区/漏极 区310/312上。在一个实施例中，在纳米线304A的源极区或漏极区310或 312的下方不存在蚀刻停止半导体层390部分(以下更详细地说明)，器件 300因而是相对于第一纳米线304A的触点全包围器件。但在另一个实施例 中，在纳米线304A的源极区或漏极区310或312的下方存在蚀刻停止半导 体层390部分，器件300因而不是相对于第一纳米线304A的触点全包围器 件。

再次参考图3A，在一个实施例中，半导体器件300进一步包括间隔体 对316。间隔体316布置在栅极电极叠置体308和触点对314之间。如上所 示的，至少在几个实施例中，使得沟道区和源极区/漏极区分离。但并非需 要或者甚至能够使得纳米线304的所有区域都是分离的。例如，参考图3C， 纳米线304A-304C在间隔体316下方的位置不是分离的。在一个实施例中， 纳米线304A-304C的叠置体在其之间具有居间半导体材料318，例如介于 硅纳米线之间的硅锗，或者反之亦然。在一个实施例中，底部纳米线304A 仍与蚀刻停止半导体层390部分接触。因而，在一个实施例中，多条竖直 叠置的纳米线在一个或多个间隔体下方的部分是不分离的。

蚀刻停止半导体层390可以是诸如相关于图2A-2C所说明的蚀刻停止 层205之类的层(或者其剩余部分)。在一个实施例中，蚀刻停止半导体层 390由硅锗组成，下层纳米线304A由(或至少最初由)硅组成。在另一个 实施例中，蚀刻停止半导体层390由硅组成，下层纳米线304A由(或至少 最初由)硅锗组成。在一个实施例中，去除了半导体层390在纳米线304A 的沟道区下方的部分，可以形成栅极全包围结构。在一个实施例中，去除 了半导体层390在纳米线304A的源极区和漏极区下方的部分，可以形成触 点全包围结构。在一个实施例中，去除了半导体层390在纳米线304A的沟 道和源极与漏极区下方的部分，可以形成栅极全包围结构和触点全包围结 构。蚀刻停止半导体层390可以是可用于在其上生长外延区的种子的层(或 其剩余部分)。例如，在一些点，蚀刻停止半导体层390可以用于生长外延 应变源极区和漏极区。

因而，根据本发明的实施例，半导体器件300的一条或多个条纳米线 304A-304C是单轴应变的纳米线。因而，可以由单条单轴应变纳米线(例 如304A)或者多条竖直叠置的单轴应变纳米线(304A-304C)来制造半导 体器件，如图3A所示的。单轴应变纳米线或多条纳米线可以借助拉伸应变 或压缩应变来单轴地应变。在一个实施例中，压缩的单轴应变纳米线具有 由硅组成的沟道区。相应的压缩的单轴应变源极区和漏极区由硅锗组成 (Si_xGe_y，其中，0<x<100，0<y<100)。在另一个实施例中，拉伸的单轴应 变纳米线具有由硅锗组成的沟道区(Si_xGe_y，其中，0<x<100，0<y<100)。 相应的拉伸的单轴应变源极区和漏极区由硅组成。在一个实施例中，由具 有单轴压缩应变的纳米线来制造PMOS半导体器件。在一个实施例中，由 具有单轴拉伸应变的纳米线来制造NMOS半导体器件。

参考图3A-3C，半导体器件300进一步包括布置在体衬底302与纳米 线304A-304C之间的电介质层330。在一个实施例中，电介质层330是横 跨衬底302有效连续的，并且是整体绝缘层。在一个实施例中，电介质层 330由诸如但不限于氧化硅、氮氧化硅或氮化硅的电介质材料组成。在另一 个实施例中，借助隔离基座将纳米线304A-304C与体衬底302隔离，例如 它们局部隔离的。隔离基座可以由适合于将纳米线304A的至少一部分(如 果不是全部的话)与体衬底302电隔离的材料组成。例如，在一个实施例 中，隔离基座由诸如但不限于氧化硅、氮氧化硅或氮化硅的电介质材料组 成。在一个实施例中，隔离基座由体衬底302的半导体材料的氧化物组成。

在实施例中，术语“隔离基座”用于表达在给定时间形成的分离的绝 缘结构，例如仅在沟道区下方形成的分离结构，或者仅在源极区和漏极区 对下方形成的分离结构对，或者在沟道区以及源极区和漏极区对下方形成 的分离结构。在另一个实施例中，术语“隔离基座”用于表达在不同时间 形成的绝缘结构的组合，例如在沟道区下方形成的分离结构与在不同时间 在源极区和漏极区对下方形成的分离结构对的组合。

体衬底302可以由能够经受制造工艺的半导体材料组成。在一个实施 例中，体衬底302由以电荷载流子掺杂的晶体硅、硅/锗或锗层组成，电荷 载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，体衬底302 中硅原子的浓度大于97％。在另一个实施例中，体衬底302由在不同晶体 衬底顶上生长的外延层组成，例如在硼掺杂的体硅单晶衬底顶上生长的硅 外延层。体衬底302可替换的由III-V族材料组成。在一个实施例中，体衬 底302由例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化 铟镓、铝镓砷、磷化铟镓、或其组合的III-V族材料组成。在另一个实施例 中，体衬底302由III-V族材料组成，电荷-载流子掺杂剂杂质原子是例如但 不限于，碳、硅、锗、氧、硫、硒或碲。在另一个实施例中，体衬底302 是未掺杂的或仅轻度掺杂的。

在实施例中，栅极电极叠置体308的栅极电极由金属栅极组成，并且 栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由 诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧 化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽酸钪铅、和铌酸 锌铅或其组合组成。而且，一部分栅极电介质层可以包括本征氧化物层， 其由半导体纳米线304A-304C的外侧几层形成。在一个实施例中，栅极电 介质层由高k上部和由半导体材料的氧化物组成的下部组成。在一个实施 例中，栅极电介质层由氧化铪的上部和氧化硅或氮氧化硅的下部组成。

在一个实施例中，栅极电极由金属层组成，例如但不限于，金属氮化 物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、 钯、铂、或导电金属氧化物。在特定的实施例中，栅极电极由在金属功函 数设定层之上所形成的非功函数设定填充材料组成。

在实施例中，触点316由金属类制造。金属类可以是纯金属，例如镍 或钴，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如硅 化物材料)。在一个实施例中，间隔体316由绝缘的电介质材料组成，例如 但不限于氧化硅、氮氧化硅或氮化硅。

半导体器件300可以是包含栅极、一个或多个沟道区和一对或多对源 极区/漏极区的任何半导体器件。在一个实施例中，半导体器件300是诸如 但不限于MOS-FET、存储晶体管或微机电系统(MEMS)的一个器件。在 一个实施例中，半导体器件300是三维MOS-FET，是单独器件，或者是多 个嵌套器件中的一个器件。如同对于典型的集成电路会意识到的，可以在 单个衬底上制造N-沟道晶体管或P-沟道晶体管，以构成CMOS集成电路。

尽管上述的器件300是用于单个器件的，例如NMOS或PMOS器件， 但也可以构成CMOS架构，以包括布置在相同衬底上或上方的NMOS和 PMOS沟道。但可以制造具有不同半导体体高度和/或可以与下层体衬底绝 缘或耦合的多个这种NMOS器件。类似地，可以制造具有不同半导体体高 度和/或可以与下层体衬底绝缘或耦合的多个这种PMOS器件。而且，未示 出的额外处理可以包括诸如后端互连形成和半导体晶片封装的处理操作。

还可以形成CMOS架构以包括基于布置在相同衬底上或上方的NMOS 和PMOS纳米线的器件。可以通过从多层外延叠置体选择性蚀刻牺牲层来 形成纳米线/纳米带结构。外延层可以用作沟道，或者可以选择性地去除， 以便为栅极全包围结构形成间隙。外延线下方的绝缘层可以提供电绝缘， 并可以为栅极全包围形成底部间隙。最简单的CMOS集成方案使用了以相 同材料制造的N/P MOS沟道。制造的工艺更为简单，因为采用了单一的选 择性蚀刻。但如本文通篇中所述的，会需要应变技术来提升器件性能。例 如，在将硅用于沟道材料时，借助压缩应力来增强PMOS，借助拉伸应力 来增强NMOS，所述应力沿着沟道方向以增强载流子迁移率。根据本发明 的实施例，初始材料叠置体的唯一特征是用于集成为更高迁移率而优化的 不同NMOS和PMOS沟道材料。例如，在一个实施例中，NMOS器件的牺 牲层用作PMOS沟道，PMOS器件的牺牲层用作NMOS沟道。由于在处理 过程中可以去除牺牲层，可以做出沟道材料和优化的独立选择。

更普遍地，针对本发明的实施例的栅极全包围方面，可用不同方案来 提供围绕沟道区的栅极或围绕源极区/漏极区的触点，或者二者。本发明的 一个或多个实施例针对具有从诸如体单晶硅衬底的体衬底形成的三维体或 有源区(例如鳍状物)的多个半导体器件。多个器件中的一个或多个器件 随后受到下鳍状物氧化(UFO，以下更详细地说明)处理以便将器件与下 层体衬底隔离或者至少受到限制。因此，一个或多个实施例包括使用选择 性(相对于整体)UFO处理的制造工艺来为目标器件提供选择性衬底绝缘。 但其他实施例针对具有在整体绝缘衬底上形成的三维体或有源区的多个半 导体器件。

在利用UFO方案的第一示例中，图4A-4J示出了根据本发明的实施例 的制造半导体器件的方法中的不同操作的横截面图。参考图4A，初始半导 体结构400包括布置在诸如硅锗蚀刻停止层的底切蚀刻停止层405上的例 如硅鳍状物的半导体基体406。底切蚀刻停止层405布置在衬底402上，例 如体硅衬底。诸如氮化硅硬掩模层的硬掩模层410布置在半导体基体406 上。如图4B所示的，例如借助保形层沉积和深蚀刻，沿着半导体基体406 的侧壁形成诸如氮化硅间隔体的间隔体412。参考图4C，去除衬底402的 露出部分，以便在半导体基体406下方提供半导体基座420。例如，在半导 体基体406受到氮化硅硬掩模和间隔体以及硅锗蚀刻停止层保护的情况下， 可以在不影响半导体基体406的情况下选择性形成半导体基座420。随后氧 化半导体基座420，以形成隔离基座422，如图4D所示的。氧化也可以在 剩余衬底402的顶部中进行，以及可以略微在蚀刻停止层405中进行，同 样如图4D所示的。但在使用的SiGe层405的情况下，至少一部分保持未 氧化，保护半导体基体406免于氧化。参考图4E，去除间隔体和硬掩模以 留下剩余的隔离基座422、蚀刻停止层405和半导体基体406。在本说明的 剩余部分仅针对一个半导体基体406的情况下，可以形成电介质图案430 以围绕半导体基体406和隔离基座422，如图4F中所示的，例如夹层电介 质(ILD)图案。参考图4G，选择性去除部分蚀刻停止层405以提供半导 体基体406在隔离基座422上完全露出的部分432。例如，在一个实施例中， 去除蚀刻停止层405在半导体基体406的沟道区下方的部分，例如以最终 实现栅极全包围结构的形成。在另一个实施例中，去除蚀刻停止层405在 半导体基体406的源极区/漏极区下方的部分，例如以最终实现触点全包围 结构的形成。在另一个实施例中，在工艺流程的不同阶段，去除蚀刻停止 层405在半导体基体406的沟道区下方的部分，及去除蚀刻停止层405在 半导体基体406的源极区/漏极区下方的部分，例如以最终实现栅极全包围 和触点全包围结构的形成。使用示例性的第一情况，在图4G的结构中形成 栅极叠置体440，以提供栅极全包围结构440，如图4H所示的。栅极叠置 体440包括围绕半导体基体406的沟道区432的栅极电介质层442和栅极 电极444材料。参考图4E和4I(注意图4I是由图4H垂直取得的视图)， 在栅极形成之前或之后，形成外延源极区和漏极区460。在一个这种实施例 中，使用用于选择性蚀刻的蚀刻停止层405的相应部分去除半导体基体406 的源极区和漏极区，形成外延源极区和漏极区。随后，如图4I所示的，去 除蚀刻停止层405在外延源极和漏极460下方的部分，以实现触点全包围 结构。参考图4J，在栅极叠置体440是非永久的情况下，可以用诸如高-k 金属栅极叠置体的永久栅极叠置体470代替该栅极叠置体。

应当理解，在以上的图4E之后，可以选择图4F-4I中所示的操作的不 同组合来进行处理。例如，不必用外延区来代替半导体基体406的源极区 和漏极区。此外，不必去除蚀刻停止层在区域460下方的部分。另外，作 为示例参考图4I，来自处理的人为产物可以保留。示例性地，蚀刻停止层 405在栅极电极间隔体465下方的区域405A可以保留。但总体上，在通用 实施例中，图4A-4J示出了示例性工艺流程，其中，仅在鳍状物结构的底 部使用了牺牲SiGe层。

再次参考图4D，在实施例，借助“下鳍状物氧化”(UFO)来氧化半 导体基座420的露出部分，以形成隔离基座422。在一个实施例中，如果氧 化相同或相似的材料，会需要使用间隔体，并且如果使用了不相似的材料， 甚至会包括使用间隔体。在一个实施例中，可以将氧化气氛或者相邻氧化 材料用于UFO。但在另一个实施例中，使用了氧注入。在一些实施例中， 在UFO之前使得一部分材料凹陷，其可以减小在氧化过程中所谓的鸟喙形 成的程度。因而，通过首先凹陷，或者通过氧注入，或者其组合，可以直 接执行氧化。在另一个实施例中，代替UFO，执行在鳍状物底部的材料的 选择性去除(例如在额外鳍状物材料沉积之前，预先沉积在硅晶圆上的材 料，例如在硅衬底上的硅锗)，并以电介质材料来替代，例如氧化硅或者氮 化硅。在UFO情况或者选择性材料去除情况下，执行再氧化或者材料替代 的位置可以改变。例如，在一个这样的实施例中，在栅极蚀刻后，在间隔 体蚀刻后，在底切位置，在替代栅极操作，或者贯通接触操作，或者以其 组合来实施再氧化或者材料去除。

再次参考图4G，在一个实施例中，以湿法蚀刻来选择性蚀刻一部分硅 锗蚀刻停止层405，湿法蚀刻在不蚀刻硅本体406的同时，选择性去除硅锗 蚀刻停止层405部分。诸如羧酸/硝酸/HF化学、和柠檬酸/硝酸/HF的蚀刻 化学例如可以用于选择性蚀刻硅锗。在另一个实施例中，在硅锗本体下方 可以使用硅蚀刻停止层。诸如包括氢氧化铵和氢氧化钾的氢氧化物水溶液 化学的蚀刻化学例如可以用于选择性蚀刻硅。因而，可以从硅锗鳍状物型 结构去除硅层，或者可以从硅鳍状物型结构去除硅锗层。

再次参考图4F-4J，借助替代栅极工艺可以制造栅极叠置体结构。在这 个方案中，可以去除诸如多晶硅或氮化硅柱形材料的哑栅极材料，并以永 久栅极电极材料代替。在一个这种实施例中，在这个过程中还形成永久栅 极电介质层，与由较早的处理来完成相反。在一个实施例中，借助干法蚀 刻或湿法蚀刻工艺来去除哑栅极。在一个实施例中，哑栅极由多晶硅或非 晶硅组成，并以包括SF₆的干法蚀刻工艺来去除。在另一个实施例中，哑栅 极由多晶硅或非晶硅组成，并以包括NH₄OH水溶液或氢氧化四甲铵水溶液 的湿法蚀刻工艺来去除。在一个实施例中，哑栅极由氮化硅组成，并以包 括磷酸水溶液的湿法蚀刻来去除。

在利用UFO方案的第二示例中，图5A-5J示出了根据本发明的实施例 的制造半导体器件的另一个方法中的不同操作的横截面图。参考图5A，初 始半导体结构500包括布置在诸如硅锗蚀刻停止层的底切蚀刻停止层505A 上的例如硅鳍状物的半导体基体506。底切蚀刻停止层505A布置在衬底502 上，例如体硅衬底。诸如第二硅锗蚀刻停止层的第二蚀刻停止层505B布置 在半导体基体506上。诸如氮化硅硬掩模层的硬掩模层510布置在第二蚀 刻停止层505B上。如图5B所示的，例如借助保形层沉积和深蚀刻，沿着 半导体基体506的侧壁形成诸如氮化硅间隔体的间隔体512。参考图5C， 去除衬底502的露出部分，以便在半导体基体506下方提供半导体基座520。 例如，在半导体基体506受到氮化硅硬掩模和间隔体以及硅锗蚀刻停止层 505A保护的情况下，可以在不影响半导体基体506的情况下选择性形成半 导体基座520。随后氧化半导体基座520，以形成隔离基座522，如图5D 所示的。氧化也可以在剩余衬底502的顶部中进行，以及可以略微在蚀刻 停止层505A中进行，同样如图5D所示的。但在使用的SiGe层505A的情 况下，至少一部分保持不氧化，以保护半导体基体506免于氧化。参考图 5E，去除间隔体和硬掩模以留下剩余的隔离基座522、蚀刻停止层505A和 505B及半导体基体506。在本说明的剩余部分仅针对一个半导体基体506 的情况下，可以形成电介质图案530以围绕半导体基体506和隔离基座522， 如图5F中所示的，例如夹层电介质(ILD)图案。参考图5G，选择性去除 部分蚀刻停止层505A和505B以提供半导体基体506在隔离基座522上完 全露出的部分532。例如，在一个实施例中，去除蚀刻停止层505A和505B 在半导体基体506的沟道区下方和上方的部分，例如以最终实现栅极全包 围结构的形成。在另一个实施例中，去除蚀刻停止层505A和505B在半导 体基体506的源极区/漏极区下方和上方的部分，例如以最终实现触点全包 围结构的形成。在另一个实施例中，在工艺流程的不同阶段，去除蚀刻停 止层505A和505B在半导体基体506的沟道区下方和上方的部分，及去除 蚀刻停止层505A和505B在半导体基体506的源极区/漏极区下方和上方的 部分，例如以最终实现栅极全包围和触点全包围结构的形成。使用示例性 的第一情况，在图5G的结构中形成栅极叠置体540，以提供栅极全包围结 构550，如图5H所示的。栅极叠置体540包括围绕半导体基体506的沟道 区532的栅极电介质层542和栅极电极544材料。参考图5E和5I(注意图 5I是由图5H垂直取得的视图)，在栅极形成之前或之后，形成外延源极区 和漏极区560。在一个这种实施例中，使用用于选择性蚀刻的蚀刻停止层 505A的相应部分去除半导体基体506的源极区和漏极区，形成外延源极区 和漏极区。随后，如图5I所示的，去除蚀刻停止层505A在外延源极和漏 极560下方的部分，以实现触点全包围结构。参考图5J，在栅极叠置体540 是非永久的情况下，可以用诸如高-k金属栅极叠置体的永久栅极叠置体570 代替该栅极叠置体。

应当理解，在以上的图5E之后，可以选择图5F-5I中所示的操作的不 同组合来进行处理。例如，不必用外延区来代替半导体基体506的源极区 和漏极区。此外，不必去除蚀刻停止层在区域560下方的部分。另外，作 为示例参考图5I，来自处理的人为产物可以保留。示例性地，蚀刻停止层 505A和505B分别在栅极电极间隔体565下方的区域505A’和505B’可以保 留。但总体上，在通用实施例中，图5A-5J示出了示例性工艺流程，其中， 仅在鳍状物结构的底部和顶部使用了牺牲SiGe层。

在利用已经形成的隐埋氧化物方案的示例中，图6A-6G示出了根据本 发明的实施例的制造半导体器件的另一个方法中的不同操作的横截面图。 参考图6A，初始半导体结构600包括布置在诸如硅锗蚀刻停止层的底切蚀 刻停止层605上的例如硅鳍状物的半导体基体606。底切蚀刻停止层605布 置在诸如绝缘体上硅结构(SOI)衬底的隐埋SiO2层的绝缘层604上。绝 缘层604布置在衬底602上，例如硅衬底。诸如氮化硅硬掩模层的硬掩模 层610布置在半导体基体606上。如图6B所示的，例如借助干法蚀刻工艺， 形成底切蚀刻停止层605的图案，以露出绝缘层604。在本说明的剩余部分 仅针对一个半导体基体606的情况下，去除硬掩模610，形成电介质图案 630以围绕半导体基体606和底切蚀刻停止层605，如图6C中所示的，例 如夹层电介质(ILD)图案。尽管图6C中未示出，但在这个阶段，或者之 前或之后，也可以执行源极和漏极底切(例如相关于图2A-2C说明的)和 替代栅极工艺。参考图6D，去除底部牺牲层(以及顶部的(如果有的话)， 例如相关于图5A-5J说明的)。随后，可以形成栅极电介质层642和金属栅 极电极644，如图6E所示的。分别参考图6F和6G(后者是与6E的重复)， 提供了在FIN切割680和多切割690的视图之间的比较。在前一视图中， 在源极区和漏极区中可以获得制造环绕的槽触点的可能性。

应当理解，相关于在以上图4A-4J、5A-5和J6A-6G中所描述的和所示 出的鳍状物结构，也可以制造另外的线结构(例如相关于图3A-3C说明的)。

可以实施本文所述的一个或多个实施例以改进例如14纳米及更小的节 点产品的性能，并减小备用漏电。备用漏电减小对于具有极其严格的备用 功率要求的芯片上系统(SOC)产品尤其重要。而且，其他或相同的实施 例可以利用示例性地将SiGe或Ge用作S/D应激子的应变沟道设计的更高 的迁移率特性。此外，期望栅极全包围和/或换触点结构改进短沟道性能和 晶体管接触电阻。

本发明的一个或多个实施例涉及改进NMOS或PMOS或二者的沟道迁 移率。可以使用例如沟道区中的应变来改进迁移率。因而，本文所述的一 个或多个方案为NMOS和PMOS晶体管提供了沟道区中的适当应变。在一 个实施例中，提供了应变的NMOS和PMOS栅极全包围器件。

具体而言，本发明的一个或多个实施例包括压缩应变，用于基于PMOS 纳米线器件的改进的空穴迁移率，和拉伸应变，用于基于NMOS纳米线器 件的改进的电子迁移率。在一个实施例中，由这种层形成应变的硅和应变 的硅锗器件，以便改进或最大化器件性能。在一个实施例中，借助上述的 一个或多个方案，在公共衬底上或上方制造NMOS和PMOS单轴应变纳米 线或纳米带器件。PMOS晶体管可以包括具有沿电流流动方向的单轴压缩 应变的SiGe，而NMOS晶体管可以包括具有沿电流流动方向的单轴拉伸应 变的硅。

图7示出了根据本发明的实施例的一个实现方式的计算设备700。计算 设备700容纳板702。板702可以包括多个组件，包括但不限于，处理器 704和至少一个通信芯片706。处理器704物理且电耦合到板702。在一些 实现方式中，至少一个通信芯片706也物理且电耦合到板702。在进一步的 实现方式中，通信芯片706是处理器704的一部分。

取决于其应用，计算设备700可以包括其他组件，其会或不会物理且 电耦合到板702。这些其他组件包括但不限于，易失性存储器(例如， DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处 理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制 器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系 统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存 设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。

通信芯片706实现了无线通信，用于在计算设备700之间传送数据。 术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制 电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术 语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包 含。通信芯片706可以实施多个无线标准或协议中的任意一个，包括但不 限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、 长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、 5G及之后的任何其他无线协议。计算设备700可以包括多个通信芯片706。 例如，第一通信芯片706可以专用于近距离无线通信，例如Wi-Fi和蓝牙， 第二通信芯片706可以专用于远距离无线通信，例如GPS、EDGE、GPRS、 CDMA、WiMAX、LTE、Ev-DO等。

计算设备700的处理器704包括封装在处理器704内的集成电路晶片。 在本发明的一些实现方式中，处理器的集成电路晶片包括一个或多个器件， 例如根据本发明的实现方式构成的MOS-FET晶体管。术语“处理器”可以 指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据， 将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。

通信芯片706也包括封装在通信芯片706内的集成电路晶片。根据本 发明的另一个实现方式，通信芯片的集成电路晶片包括一个或多个器件， 例如根据本发明的实现方式构成的MOS-FET晶体管。

在进一步的实现方式中，容纳在计算设备700中的另一个组件可以包 含集成电路晶片，其包括一个或多个器件，例如根据本发明的实现方式构 成的MOS-FET晶体管。

在多个实现方式中，计算设备700可以是膝上型电脑、上网本电脑、 笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、 超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、 机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。 在进一步的实现方式中，计算设备700可以是处理数据的任何其他电子设 备。

因而，本发明的实施例包括在整体隔离的或局部隔离的衬底上形成的 应变栅极全包围半导体器件。

在一个实施例中，一种半导体器件包括半导体衬底。绝缘结构布置在 半导体衬底上。三维沟道区布置在绝缘结构之上。源极区和漏极区布置在 三维沟道区的任一侧上和外延种子层上。外延种子层由与三维沟道区不同 的半导体材料组成，布置在绝缘结构上。栅极电极叠置体围绕三维沟道区， 具有布置在绝缘结构上并与外延种子层横向相邻的部分。

在一个实施例中，绝缘结构是整体绝缘层。

在一个实施例中，绝缘结构包括一个或多个隔离基座。

在一个实施例中，三维沟道区由硅组成，外延种子层由硅锗组成。

在一个实施例中，源极区和漏极区由硅锗组成，并向三维沟道区提供 单轴应力。

在一个实施例中，半导体结构进一步包括绝缘的间隔体对。一个间隔 体布置在栅极电极与源极区之间。另一个间隔体布置在栅极电极与漏极区 之间。外延种子层在间隔体对的每一个间隔体下方延伸。

在一个实施例中，半导体结构进一步包括导电的触点对。一个触点布 置在源极区上并局部围绕源极区。另一个触点布置在漏极区上并局部围绕 漏极区。

在一个实施例中，半导体结构进一步包括以竖直排列布置在三维沟道 区上的一条或多条纳米线。栅极电极叠置体围绕一条或多条纳米线中每一 条纳米线的沟道区。在一个实施例中，栅极电极叠置体由高-k栅极电介质 层和金属栅极电极组成。

在一个实施例中，一种半导体器件包括半导体衬底。绝缘结构布置在 半导体衬底上。三维沟道区布置在布置于绝缘结构上的外延种子层上。外 延种子层由与三维沟道区不同的半导体材料组成。栅极电极叠置体局部围 绕三维沟道区。源极区和漏极区布置在三维沟道区的任一侧上和绝缘结构 上。包括导电的触点对，一个触点布置在源极区上并围绕源极区，另一个 触点布置在漏极区上并围绕漏极区。触点对中每一个触点的一部分布置在 绝缘结构上并与外延种子层横向相邻。

在一个实施例中，绝缘结构包括整体绝缘层。

在一个实施例中，绝缘结构包括一个或多个隔离基座。

在一个实施例中，三维沟道区由硅组成，外延种子层由硅锗组成。

在一个实施例中，源极区和漏极区由硅锗组成，并向三维沟道区提供 单轴应力。

在一个实施例中，半导体结构进一步包括绝缘的间隔体对。一个间隔 体布置在栅极电极与源极区之间。另一个间隔体布置在栅极电极与漏极区 之间。外延种子层在间隔体对的每一个间隔体下方延伸。

在一个实施例中，半导体结构进一步包括在三维沟道区上被布置为竖 直排列的一条或多条纳米线。栅极电极叠置体围绕一条或多条纳米线中每 一条纳米线的沟道区。

在一个实施例中，栅极电极叠置体包括高-k栅极电介质层和金属栅极 电极。

在一个实施例中，一种半导体器件包括半导体衬底。绝缘结构布置在 半导体衬底上。三维沟道区布置在绝缘结构上。栅极电极叠置体围绕三维 沟道区，具有布置在绝缘结构上的部分。源极区和漏极区布置在三维沟道 区的任一侧上和绝缘结构上。包括导电的触点对，一个触点布置在源极区 上并围绕源极区，另一个触点布置在漏极区上并围绕漏极区。触点对中每 一个触点的一部分布置在绝缘结构上。包括绝缘的间隔体对，一个间隔体 布置在栅极电极与源极区之间，另一个间隔体布置在栅极电极与漏极区之 间。外延种子层的剩余部分布置在间隔体对的每一个间隔体下方，并与一 部分栅极电极叠置体和每一个导电的触点的一部分横向相邻。外延种子层 的剩余部分由与三维沟道区不同的半导体材料组成。

在一个实施例中，绝缘结构包括整体绝缘层。

在一个实施例中，绝缘结构包括一个或多个隔离基座。

在一个实施例中，三维沟道区由硅组成，外延种子层的剩余部分由硅 锗组成。

在一个实施例中，源极区和漏极区由硅锗组成，并向三维沟道区提供 单轴应力。

在一个实施例中，半导体结构进一步包括在三维沟道区上被布置为竖 直排列的一条或多条纳米线。栅极电极叠置体围绕一条或多条纳米线中每 一条纳米线的沟道区。

在一个实施例中，栅极电极叠置体包括高-k栅极电介质层和金属栅极 电极。

在一个实施例中，一种制造半导体器件的方法包括在布置于半导体衬 底上的外延种子层上形成三维半导体结构。外延种子层由与三维半导体结 构不同的半导体材料组成。蚀刻三维半导体结构以提供三维沟道区，并露 出外延种子层在三维沟道区任一侧上的部分。在三维沟道区的任一侧上和 外延种子层上形成源极区和漏极区。使得三维沟道区及源极区和漏极区与 半导体衬底绝缘。随后，去除一部分外延种子层。形成至少部分围绕三维 沟道区的栅极电极叠置体。形成导电的触点对，一个触点至少部分围绕源 极区，另一个触点至少部分围绕漏极区。

在一个实施例中，使得三维沟道区与源极区和漏极区绝缘包括在半导 体衬底上提供整体绝缘层。

在一个实施例中，使得三维沟道区与源极区和漏极区绝缘包括形成一 个或多个隔离基座。

在一个实施例中，形成栅极电极叠置体包括使用替换栅极工艺。

在一个实施例中，去除外延种子层的部分包括去除在三维沟道区与半 导体衬底之间的部分。栅极电极叠置体围绕三维沟道区。

在一个实施例中，去除外延种子层的部分包括去除在源极区和漏极区 与半导体衬底之间的部分。一个触点围绕源极区，且另一个触点围绕漏极 区。