基于在浅沟槽隔离(STI)边缘局部引入的注入种类的场效应晶体管的漏电流控制

摘要

在静态存储器单元中，在利用绝缘材料填充隔离沟槽(203T)之前，透过该隔离沟槽(203T)的侧壁(203S)在主动区(202C)的端部纳入注入种类可显着降低形成连接该主动区(202C)与该隔离区(203)上方的栅极电极结构(210A)的接触组件时的失效率。该注入种类可为P型掺杂种类和/或惰性种类，以显着改变该主动区(202C)的该端部的材料特性。

说明书

技术领域

一般而言，本发明涉及集成电路，尤其涉及包括存储器区域例如 中央处理单元(CPU)的缓存的复杂电路中场效应晶体管的制造。

背景技术

集成电路包括依据特定电路布局形成于给定芯片面积上的大量电 路组件，其中，晶体管组件是集成电路中的主要半导体组件之一。因 此，各晶体管的特性显着影响完整集成电路的总体性能。一般而言， 目前可实施多种工艺技术，其中，对于例如微处理器、储存芯片、专 用集成电路(ASIC；application specific integrated circuit)等 复杂电路，CMOS(互补金属氧化半导体)技术因其在操作速度和/或功 耗和/或成本效益方面的优越特性而成为当前最有前景的技术之一。在 利用CMOS技术制造复杂集成电路期间，可在包括结晶半导体层的基板 上形成数百万个互补晶体管，亦即N沟道晶体管及P沟道晶体管。MOS 晶体管，不论是N沟道晶体管还是P沟道晶体管，通常都包括PN结， 其由高掺杂漏和源区与位于该漏区和该源区之间的反型掺杂或弱掺杂 的沟道区之间的接口形成。该沟道区的电导率，亦即导电沟道的驱动 电流能力，由形成于该沟道区上方并通过薄绝缘层与该沟道区隔离的 栅极电极控制。在该栅极电极施加合适的控制电压而形成导电沟道时， 该沟道区的电导率取决于掺杂浓度、多数载流子的迁移率以及-针对该 沟道区沿晶体管宽度方向的给定延伸-源和漏区之间的距离，亦即沟道 长度。

另一方面，MOS晶体管的驱动电流能力还取决于晶体管宽度，亦即 晶体管沿垂直于电流流动方向的延伸程度，因此，栅极长度和沟道长 度以及晶体管宽度是主要的几何参数，其结合“晶体管内部的”参数， 例如总体载流子迁移率、阈值电压，亦即在栅极电极施加控制信号时 在栅极绝缘层下方形成导电沟道的电压等，基本决定总体的晶体管性 能。基于场效应晶体管，例如N沟道晶体管及P沟道晶体管，依据总 体电路布局可设计更复杂的电路部件。例如，寄存器形式及静态随机 存取存储器(RAM；random access memory)单元形式的储存组件是复 杂逻辑电路的重要部件。例如，在复杂CPU内核操作期间，需要暂时 储存和撷取大量数据，其中，储存组件的操作速度及容量显着影响该 CPU的总体性能。依据复杂集成电路中使用的存储器阶层架构，可使用 不同类型的存储器组件。例如，寄存器和静态RAM单元因其优越的存 取时间而通常用于CPU内核中，而动态RAM组件因其相较寄存器或静 态RAM单元具有增加的位密度而优先用作工作存储器。通常，动态RAM 单元包括储存电容及单个晶体管，不过，其中，需要复杂存储器管理 系统周期性刷新该储存电容中储存的电荷，否则该电荷可因不可避免 的漏电流而丢失。尽管动态RAM装置可具有很高的位密度，但必须结 合周期性的刷新脉冲向储存电容充放电荷，从而使该些装置在速度和 功耗方面的效率低于静态RAM单元。因此，静态RAM单元适合用作具 有适度高功耗的高速存储器，不过需要多个晶体管组件以便能够可靠 地储存信息位。

因此，进一步增加静态存储器区域的位密度要求场效应晶体管的 尺寸缩小，并在操作速度、驱动电流能力等方面具有合适的晶体管性 能。为此目的，通常提供半导体装置的密集存储器区域作为块状组态， 亦即，使用阱区而非如绝缘体上硅(silicon-on-insulator；SOI)组 态那样的绝缘埋层垂直限制晶体管装置的主动区，同时基于沟槽隔离 实现主动区的横向界定。原则上，尽管SOI晶体管因其降低的结电容 而在操作速度方面具有性能优势，从而适合作为速度关键信号路径中 的晶体管，但静态存储器区域中的晶体管可能必须基于稳定的阈值电 压条件来操作，而基于SOI组态可能无法有效满足该稳定的阈值电压 条件，除非适当增加总体的晶体管尺寸以考虑浮体效应引起的任意阈 值变动。由于“块状”晶体管可提供优越的内在阈值稳定性，而开关 速度与复杂半导体装置的逻辑部分中的速度关键信号路径相比不太重 要，因此可基于该块状组态实现晶体管密度及位密度的增加。

除了为获得高的位密度而缩小晶体管尺寸外，还需使该些密集装 置区域中的线路网络适应该缩小的尺寸。通常基于金属化层的堆迭提 供各半导体组件例如晶体管组件之间的大部分电性互连，因此需要复 杂的金属化系统，其最终通过使用接触结构连接各电路组件，其中， 可将该接触结构理解为例如晶体管、电容等实际半导体组件与复杂线 路系统之间的接口。相应的接触结构包括形成于层间介电材料中的多 个接触组件，该层间介电材料包围并钝化该些半导体组件。该些接触 组件可由任意适当的导电材料形成，例如钨、铝等，可结合适当的阻 挡材料，并连接电路组件的特定接触区域，例如晶体管的栅极电极结 构、源和漏区等。由于缩小的晶体管尺寸，尤其是在密集静态存储器 区域中，接触组件的尺寸及位置需适应密集晶体管的组态，同时使各 电路组件实现节省空间的互连。为此目的，一些接触组件可经适当组 态以“直接”连接不同的电路组件，而无需额外连接一个或多个上方 的金属化层。

下面参照图1a至1d详细描述先进半导体装置中静态存储器单元 的典型设计及相应制造技术，以描述与复杂接触结构相关的特定问题， 该些问题可最终导致显着的良率损失。

图1a示意通常用于当今集成电路中的静态RAM单元150的电路图。 存储器单元150包括储存组件151，其包括两个反向耦接的反相器 152A、152B，各反相器包括由P沟道晶体管100P和N沟道晶体管100N 构成的互补晶体管对。晶体管100P还可称作“上拉”晶体管，而晶体 管100N可称作“下拉”晶体管。而且，存储器单元150包括通道晶体 管100A，以使存储器单元151分别连接位线BL及反相位线BL。因此， 可将通道晶体管100A的栅极电极看作字线，将其致能以对存储器单元 151执行读写操作。从图1a明显看出，除六个晶体管100P、100N、100A 外，在晶体管组件之间还需多個互连，以实现如图1a所示的电路设计。

图1b示意实际半导体装置或其布局的顶视图，其中实施存储器单 元150，亦即六个晶体管及部分相关电性互连。如图所示，多个主动区 102A、102B、102C、102D由隔离结构103横向界定，该隔离结构103 通常为浅沟槽隔离，由任意适当的绝缘材料组成，例如二氧化硅等。 另一方面，可将主动区102A、102B、102C、102D理解为硅基半导体区 域，其中依据所需晶体管特性形成适当的掺杂分布以获得PN结。例如， 主动区102A可容纳一通道晶体管100A及一下拉晶体管100N，二者均 为N沟道晶体管。类似地，主动区102D可容纳另一通道晶体管100A 及另一下拉晶体管100N。另一方面，主动区102B、102C可表示P沟道 晶体管100P的主动区，其中，可适当选择晶体管特性，例如主动区 102A、102B、102C、102D的宽度，以获得理想的电路行为。亦即，通 常，例如相较通道晶体管100A，下拉晶体管100N具有增加的晶体管宽 度，以提供增强的开关时间及驱动电流能力。而且，相较晶体管100N， 上拉晶体管100P因其为P沟道晶体管并且主动区102B、102C的宽度 小于主动区102A、102D而具有降低的驱动电流。而且，依据晶体管要 求，栅极电极结构110形成于主动区102A、102B、102C、102D上方及 部分隔离结构103上方。为降低金属化系统中额外金属线的数量，各 下拉晶体管100N分别与相应的上拉晶体管100P共享一栅极电极结构 110，以提供图1a的电路图所需的电性连接。而且，提供多个接触组 件121A、121B以接触晶体管100N、100P、100A，亦即主动区102A、 102B、102C、102D和/或相应的栅极电极结构110。例如，提供“常规” 接触组件121A以连接晶体管的主动区，亦即该些晶体管的源区和/或 漏区；而接触组件121B具有特定设计，以连接其中一上拉晶体管100P 的主动区与另一上拉晶体管100P以及相关联的下拉晶体管100N的栅 极电极结构。因此，接触组件121B可形成于隔离结构103及相应主动 区上方，但其可能导致良率损失增加，尤其是考虑复杂晶体管架构时， 下面将参照图1c至1d作详细描述。

图1c示意沿图1b的线1c的剖视图。如图所示，包括存储器单元 150(图1b)的半导体装置100包括基板101，例如硅基板，其上半部 分可为结晶硅基半导体材料102。隔离结构103横向界定半导体材料 102中的主动区102C，而主动区102C的垂直延伸由阱掺杂种类定义， 例如，如前所述，当上拉晶体管100P代表P沟道晶体管时，主动区102C 的垂直延伸由N型掺杂种类定义。在该所示制造阶段中，晶体管100P 包括源漏区104，亦即P型重掺杂区，其与主动区102C的其余部分分 别形成PN结。而且，沟道区107位于源漏区104之间。另外，栅极电 极结构110形成于主动区102C上方，其中，通过栅极介电材料112隔 离栅极电极材料111与沟道区107。应当了解，栅极电极材料111与栅 极介电材料112可为任意理想的材料或材料组成，取决于总体的装置 要求。例如，栅极介电材料112可包括高k介电材料，亦即，具有约 10.0及更高介电常数的介电材料，并且栅极电极材料111可包括含金 属材料。在其它情况下，栅极电极结构110具有较传统的组态，亦即， 栅极介电材料112可由二氧化硅、氮化硅等组成，并结合多晶硅材料 等。而且，可在栅极电极材料111的侧壁上形成隙壁结构113，其可由 任意适当的材料组成，例如氮化硅，并可结合二氧化硅等形式的蚀刻 停止材料。另外，在该制造阶段中，可至少在该源漏区104中形成金 属硅化物区106，以降低晶体管100P的总体串联电阻，并为后续制造 阶段中要形成的任意接触组件提供低接触电阻率。如图所示，该金属 硅化物106还可形成于栅极电极结构110中。应当了解，如前所述， 栅极电极结构110还形成于延伸进入主动区102B及102A的隔离结构 103的上方(见图1b)。

在一些示例中，可基于约50纳米及更小的关键尺寸形成晶体管 100P，亦即栅极电极材料111的长度为50纳米及更小，以提供高密度 存储器单元150(见图1b)。而且，通常，可在沟道区107中引入特 定类型的应变分量以增强总体晶体管性能，其可通过在源漏区104中 纳入硅/锗合金105而有效实施于P沟道晶体管中。亦即，由于硅/锗 晶格与硅晶格之间的晶格失配，因而材料105具有应变状态，相应在 沟道区107中诱发压缩应变分量，得以增加载流子迁移率，从而相应 直接转换为增加的驱动电流能力及更高的开关速度。

而且，栅极电极结构110嵌埋于层间介电材料120中，该层间介 电材料120可包括例如氮化硅等蚀刻停止层122结合二氧化硅材料123 等。应当了解，还可通过提供例如由高应力介电材料形成的层122，以 将该层间介电材料120的部分用作应变诱导源。

半导体装置100可基于任意适当的制造方案形成，该制造方案可 包括复杂光刻及蚀刻技术以形成隔离沟槽，随后利用绝缘材料填充该 隔离沟槽，以获得隔离结构103。接着，可通过离子注入结合适当形成 的注入掩模定义主动区102C以及任意其它主动区的基本掺杂浓度。然 后，利用先进光刻及蚀刻技术形成栅极电极结构110，接着基于选择性 外延生长技术执行适当的工艺序列以纳入硅/锗合金105。接着，形成 源漏区104以及侧间隙壁结构113，随后执行硅化序列以形成区域106。 接着，可基于任意适当的沉积技术沉积层间介电材料120，其中，可应 用成熟的工艺，例如针对层120中的介电材料的内部应力水平，以获 得理想的组态。

应当了解，由于总体降低的装置尺寸及复杂的制造序列，因此必 须满足严格设定的工艺容差以获得所需的装置特性。例如，用以向P 沟道晶体管100P中纳入硅/锗合金105的工艺序列可能需要额外的工 艺，其可导致隔离结构103与主动区102C之间的形貌显着不同。另外， 该硅化工艺可导致金属硅化物区106具有一定程度的不均匀性，尤其 当要形成硅化镍时，相较其它金属硅化物材料，硅化镍因具有优越的 电导率而经常被使用。因此，可能需要在极复杂的条件下执行进一步 的工艺，亦即在层间介电材料120中形成接触组件以连接源漏区104 及隔离结构103上方的栅极电极110。在该些情况下，尤其是在沿主动 区102C的长度方向L界定主动区102C的接口103S处，当形成连接主 动区102C，亦即区域104的其中一者，与隔离结构103上方的栅极电 极110的接触组件121B(见图1b)时发生接触失效的概率增加。

图1d示意半导体装置100，其中，在层间介电材料120上方形成 有蚀刻掩模125，以定义接触开口120A、120B的横向尺寸及位置，该 接触开口120A、120B基于蚀刻工艺126形成，该蚀刻工艺126基于适 当的等离子辅助蚀刻化学而执行以蚀刻穿过材料123并利用材料122 作为蚀刻停止层。接着，适当选择蚀刻化学以蚀刻穿过材料122，同时 利用金属硅化物区106作为蚀刻停止层。而且，在接触开口120B中， 隔离结构103可能部分暴露于蚀刻环境中，并可导致不当的材料移除， 尤其在接口103S处，取决于先前形成的表面形貌及装置特性，例如就 金属硅化物106等而言。而且，可能或多或少地腐蚀隔离结构103上 方的隙壁结构113，从而进一步暴露区域103，导致蚀刻工艺126期间 不当的材料消耗。因此，可能在隔离结构103中和/或主动区102C的 蚀刻区域形成额外的开口120C，其中，开口120C的深度强烈依赖于先 前形成的装置组态。在许多情况下，开口120C可能延伸超出源漏区 104，从而在利用导电材料填充接触开口120B、120A后最终形成额外 的漏电流路径。在一些情况下，因填充有接触材料的开口120C造成源 漏区104与其余N掺杂阱区102C之间的短路，可能发生晶体管100P 总体失效。因此，当进一步增加静态存储器单元中的总体装置密度时， 在复杂接触蚀刻步骤期间可能形成更复杂的条件，从而导致额外的良 率损失，使得传统工艺技术不利于进一步缩小装置尺寸。

本发明针对可避免或至少减轻上述一个或多个问题的影响的各种 方法及装置。

发明内容

下面提供本发明的简要总结，以提供本发明的其中一些态样的基 本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的 关键或重要组件或界定本发明的范围。其唯一目的在于提供一些简化 的概念，作为后面所讨论的更详细说明的前序。

一般而言，本发明涉及方法及半导体装置，其中，通过在存储器 单元的接触层中形成接触开口时增加“容差(error tolerance)”可减 少密集存储器单元中的接触失效。如前所述，人们已经意识到，尤其 隔离结构与存储器单元的上拉晶体管的主动区之间的接口是形成直接 连接该主动区，亦即该上拉晶体管的源区或漏区，与该隔离沟槽上方 的部分栅极电极结构的接触组件时的失效易发区。亦即，尤其，该上 拉晶体管的该主动区沿长度方向的“端部”被认为是接触失效的主要 来源。依据这里所揭露的原理，可专门改变该装置区域，以增强接触 蚀刻工艺期间该区域的失效公差，其可通过透过隔离沟槽的侧壁向该 主动区内纳入适当的种类来实现，而基本不影响该主动区的任意其它 区域。为此，依据这里所揭露的一实施例，纳入掺杂种类以局部增加 该隔离结构与该主动区之间的接口附近的源漏区的深度。在这里所揭 露的另一些实施例中，纳入种类以局部改变该主动区的材料特性，例 如显着降低电导率和/或增加在接触蚀刻工艺期间的抗蚀刻性。

这里所揭露的一种方法包括在半导体装置的半导体材料中形成隔 离沟槽，其中，该隔离沟槽具有侧壁，其连接该半导体装置的存储器 单元的第一晶体管的主动区。该侧壁沿长度方向界定该主动区。该方 法进一步包括透过该侧壁的至少其中部分向该主动区的部分引入注入 种类，其中，该注入种类自该侧壁向该主动区内沿该长度方向延伸特 定距离。另外，引入该注入种类后，利用绝缘材料填充该隔离沟槽， 以形成隔离结构。该方法进一步包括在该主动区之中及其上方形成该 第一晶体管，以及在该隔离结构上方形成该存储器单元的第二晶体管 的栅极电极的部分。另外，提供介电材料以包围该第一晶体管及该第 二晶体管。而且，在该介电材料中形成接触组件，其中，该接触组件 连接该主动区与该第二晶体管的该栅极电极的该部分。

这里所揭露的另一种方法包括在半导体材料中以及形成于该半导 体材料上的绝缘材料中形成隔离沟槽，其中，该隔离沟槽横向界定一 个或多个P沟道晶体管的第一主动区以及一个或多个N沟道晶体管的 第二主动区，以及其中，该隔离沟槽具有连接该第一主动区的部分的 侧壁。该方法进一步包括形成掩模以暴露该第一主动区及至少该侧壁， 并覆盖该第二主动区及该隔离沟槽的部分。该方法还包括基于非零倾 斜角度执行注入工艺并利用该掩模及该绝缘材料作为注入掩模，以透 过该侧壁向该第一主动区中注入种类。另外，利用绝缘材料填充该隔 离沟槽以形成隔离结构。而且，在该第一主动区之中及其上方形成该 一个或多个P沟道晶体管，以及在该第二主动区之中及其上方形成该 一个或多个N沟道晶体管。另外，该方法包括形成接触组件以连接该 第一主动区与该一个或多个N沟道晶体管的至少其中一者的栅极电极。

这里所揭露的一种半导体装置包括形成于第一主动区之中及其上 方的第一P沟道晶体管，以及形成于第二主动区之中及其上方的第二P 沟道晶体管，其中，各该第一及第二P沟道晶体管包括具有三种不同 深度的源漏区。该半导体装置进一步包括N沟道晶体管，其形成于第 三主动区之中及其上方并包括具有两种不同深度的源漏区，其中，该 第二P沟道晶体管及该N沟道晶体管共享一栅极电极结构，该栅极电 极结构包括形成于隔离结构上方的电极部分。另外，该半导体装置包 括接触组件，其形成于覆盖该第一及第二P沟道晶体管及该N沟道晶 体管的层间介电材料中，其中，该接触组件连接该电极部分与该第一 主动区。

附图说明

结合附图参照下面的说明可理解本发明，该些附图中类似的附图 标记代表类似的组件。

图1a示意静态RAM单元的电路图；

图1b示意实施图1a的电路图的典型布局或半导体装置；

图1c和1d示意依据传统技术形成复杂接触组件的各制造阶段期 间该存储器单元的部分剖视图；

图2a示意具有与图1b基本相同的组态的存储器单元的部分顶视 图或布局；

图2b和2c示意依据本发明实施例在形成隔离沟槽并使主动区的 端部具有优越材料特性的各制造阶段期间该存储器单元的部分剖视 图；

图2d示意依据本发明实施例在覆盖其它装置区域的同时基于非零 倾斜角度纳入注入种类的注入序列期间该半导体装置的顶视图；

图2e至2g示意依据本发明实施例在形成晶体管及接触组件的各 制造阶段期间该半导体装置的剖视图；

图2h和2i示意依据本发明另一些实施例在填充隔离沟槽之前局 部增加该主动区的“端部”的抗蚀刻性时该半导体装置的剖视图；以 及

图2j和2m示意依据本发明另一些实施例在各制造阶段期间该半 导体装置的剖视图。

尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中 以示例形式显示其特定的实施例，并在此进行详细描述。不过，应当 理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定 形式，相反，意图涵盖落入由所附权利要求定义的精神及范围内的所 有修改、等同及替代。

具体实施方式

下面描述本发明的各实施例。出于清楚目的，并非实际实施中的 全部特征都描述于本说明书中。当然，应当了解，在任意此类实际实 施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标， 例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同 实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍 然是本领域技术人员借助本说明书所执行的常规程序。

下面参照附图描述本发明主题。附图中示意各种结构、系统及装 置仅是出于解释目的以及避免模糊本发明与本领域技术人员已知的细 节。但是，本发明包括该些附图以描述并解释实施例。这里所用的词 语和词组的意思应当解释为与相关领域技术人员对该些词语及词组的 理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义， 亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或 词组意图具有特定意义，亦即不同于本领域技术人员所理解的意思， 则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义 方式明确表示于说明书中。

一般而言，本发明涉及制造技术及半导体装置，其中，通过在早 期制造阶段中纳入适当的注入种类增加形成接触组件的容差，其中， 该接触组件直接连接上拉晶体管的主动区与存储器单元的另一上拉晶 体管及下拉晶体管的栅极电极结构。为此，在半导体材料中蚀刻隔离 沟槽后，透过该沿长度方向界定主动区的隔离沟槽的侧壁向至少部分 该主动区中选择性引入注入种类。一般而言，将主动区的长度方向理 解为即将形成于该主动区之中及上方的一个或多个晶体管的基本电流 流动方向。因此，局部改变该主动区“端部”或沿长度方向界定该主 动区的接口处的材料特性时，由于该被修改部分远离相应晶体管的沟 道区，因此对总体晶体管特性的影响程度可以忽略。在一些实施例中， 为了在复杂接触蚀刻工艺期间实现有效的改变，从而增加失效容差， 可纳入与源漏区掺杂的导电类型相同的掺杂种类，由于通过在注入工 艺期间施加适当的倾斜角度可透过该沟槽侧壁纳入掺杂种类至任意理 想的深度，因而可局部增加该接口处的源漏区的深度。在其它实施例 中，除纳入对应源漏区掺杂种类的导电类型的掺杂种类外，还可纳入 其它注入种类，或者以其它注入种类替代上述掺杂种类，以局部增加 该主动区的抗蚀刻性和/或降低其电导率。例如，引入例如氮、碳、氧 等适当的种类可局部改变抗蚀刻性，这样即使在半导体装置的进一步 处理期间主动区与隔离结构之间的高度形成显着差别，仍可降低复杂 接触蚀刻工艺期间材料腐蚀的程度。由于可能难以进一步优化该复杂 接触蚀刻工艺，因此本发明显着放宽对该蚀刻工艺的严格要求，从而 能够基于现有蚀刻技术进一步缩小装置尺寸。另一方面，可保持总体 的晶体管特性，从而无需对总体晶体管组态作任何显着的修改。

下面参照图2a至2m描述详细实施例，其中可适当参照图1a至1d。

图2a示意半导体装置200或其相应电路布局的顶视图，其中显示 存储器单元250的部分。该存储器单元250的该部分可包括多个主动 区202A、202B、202C，其由隔离结构203横向界定。应当了解，存储 器单元250的布局或组态可基本对应图1b所示的组态，以实现图1a所 示的电路。例如，主动区202A对应主动区102A，并容纳通道晶体管 200A及下拉晶体管200N，该些晶体管可为N沟道晶体管，如前所述。 类似地，主动区202B、202C可对应主动区102B、102C，如前参照图 1b所述。应当了解，主动区200A、202B、202C可适当连续以形成相邻 存储器单元，其中，出于方便，仅显示主动区202E的一部分。而且， 如前所述，存储器单元250可包括栅极电极结构，以分别构成晶体管 200A、200N、200P，并提供其中一些晶体管的电性连接。例如，栅极 电极结构210A可形成于主动区202A、202B上方以及隔离结构203上 方，而栅极电极结构210B可形成于主动区202C及隔离结构203上方。 因此，当形成连接栅极电极结构210A及主动区202C的接触组件时， 可依据图1a的电路图获得有效的接触方案，如前所述。

针对所述部件的任意其它态样，适用前面参照图1a和1b的存储 器单元150所述的相同标准。

图2b示意半导体装置200沿图2a所示的线IIb的剖视图。所示 装置200处于早期制造阶段中，亦即在半导体材料202中形成隔离沟 槽203T，该半导体材料202可形成于基板201上方或者其可代表结晶 基板材料的上半部分。应当了解，材料202可定义块状组态，如前所 述。应当理解，基于掺杂种类而非绝缘埋层材料定义形成于或将要形 成于该半导体材料202中的主动区的深度。例如一些实施例中，该绝 缘埋层材料可在SOI架构被认为具有优势的其它装置区域中提供。在 该所示实施例中，隔离沟槽203T可具有适当的深度，以横向隔离相应 的主动区。而且，掩模可由介电材料230构成。该介电材料230通常 为第一层231的形式，例如二氧化硅材料，接着设有另一介电材料232， 例如氮化硅材料。材料230可用作硬掩模材料，并可结合抗蚀剂掩模， 以基于成熟的工艺技术形成沟槽203T。亦即，可例如通过氧化和沉积 在半导体材料202上形成材料231及232，随后执行复杂的光刻技术以 提供适当的抗蚀剂掩模(未图示)。接着，可利用适当的蚀刻技术图 案化材料230，接着执行进一步的工艺步骤以蚀刻进入半导体材料202， 从而形成隔离沟槽203T，以定义各主动区的横向位置及尺寸，例如如 图2a所示。在形成隔离沟槽203T之前或之后，可通过注入等工艺结 合适当的掩模方案引入阱掺杂种类

图2c示意下一制造阶段中的半导体装置200。如图所示，以虚线 表示由隔离沟槽203T横向隔离的主动区202C、202E，而不论该些区域 是否实际形成于该制造阶段中或将要形成于利用适当绝缘材料填充该 隔离沟槽203T之后的后期制造阶段中。因此，在该制造阶段中，侧壁 203S代表主动区202C沿长度方向L的边界，如前所述。而且，可对半 导体装置200执行离子注入工艺240。在该工艺期间，可透过侧壁203S 的部分向该主动区202C中引入注入种类241。为此目的，可以适当选 择的倾斜角度<执行注入工艺240，可将该倾斜角度<理解为工艺240的 平行离子光束相对层230的表面法线230N的入射角度。因此，如需要， 可将倾斜角度<视为正角，以透过侧壁230S纳入种类241，而以负倾斜 角度-<向主动区202E中引入掺杂种类。在一些实施例中，注入种类 241可代表P型掺杂种类，例如硼等，以在侧壁203S处及其附近提供 较高的P型掺杂浓度，不过，其中，将种类241的深度限制为低于主 动区202C的深度，亦即，形成于半导体材料202或将要形成于半导体 材料202中的相应阱掺杂种类的深度。为此目的，可依据沟槽203T的 纵横比及总体形状选择倾斜角度<，以保持注入区241与主动区202C 在深度层面的差距241D。亦即，若纵横比约为1，可选择使倾斜角度<＞45 °，其中，如图2c所示，对于沟槽203T的顶部的给定纵横比，沟槽 203T的底部沟槽宽度的缩小可导致偏移241D增加。因此，通过适当选 择倾斜角度<获得理想的偏移241D，可避免主动区202C短路进而桥接 主动区202C与202E。而且，基于适当的注入种类，可选择另一些注入 参数，例如剂量，尤其能量，以避免透过主动区202C的表面202S发 生不期望的种类241的纳入。为此目的，使注入工艺240期间的能量 适应层230的材料组成及厚度，以使该些材料提供足够的离子停止功 能，从而抑制渗入主动区202C及其它主动区，例如主动区202E。考虑 理想倾斜角度<后，基于实验和/或模拟可方便地确定适当的注入能量。 亦即，通常，停止功能与倾斜角度<成反比。基于相应的能量，可获得 特定的渗透距离或宽度241W，其依赖于主动区202C的沟道效应的程度 及材料组成。在一些情况下，如认为相应的沟道行为不适当，注入工 艺240可包括额外的注入步骤，以破坏或非晶化主动区202C的部分。 而且，在一些实施例中，如后面详细描述，可在P型掺杂之外纳入其 它注入种类，或以其它注入种类替代P型掺杂，以适当改变注入区域 241中材料的特性。

图2d示意依据进一步实施例的装置200的顶视图。如图所示，可 提供注入掩模242以覆盖不希望纳入注入种类241(见图2c)的区域。 例如，如前所述，容纳N沟道晶体管的主动区202A可由掩模242覆盖， 同时由于上拉晶体管的主动区202C、202B需要形成关键接触，因此暴 露该些主动区。因此，在一些实施例中，可调整基于倾斜角度<执行的 注入工艺240，以获得光束240的基本平行的分量。亦即，光束240 相对长度方向的入射角度约为0°或180°，取决于总体的方位，以基 本避免注入种类渗透穿过主动区202B、202C的侧壁2026。应当了解， 较佳地，依据低于1°并较佳地低于0.1°的入射角度的差别，光束240 平行于长度方向。

可基于现有光刻掩模获得例如由抗蚀剂掩模构成的注入掩模242， 其通常用于专门调整存储器区域中P沟道晶体管的特性，同时覆盖其 它晶体管及其它装置区域。在其它情况下，可使用专门设计的光刻掩 模。

图2e示意下一制造阶段中的半导体装置200。在该实施例中，可 将主动区202C设置为N掺杂区，并由隔离结构203界定。而且，可在 主动区202C中形成应变诱导半导体合金205，例如硅/锗合金。另外， 栅极电极结构210B、210A可分别形成于主动区202C及隔离结构203 的上方。而且，注入区241的部分仍设于隔离结构203与主动区202C 之间的部分接口处。

关于形成如图2e所示的半导体装置200的任意工艺技术，可参照 装置100的相应制造技术。亦即，如前所述，在纳入注入种类241后， 可依据任意适当的工艺技术形成隔离结构203、合金205(如需要)以 及栅极电极结构210A、210B。应当了解，在形成隔离结构203期间， 例如氧化工艺等可能导致消耗主动区202C的部分。

图2f示意下一制造阶段中的半导体装置200，其中，可在主动区 202C之中及其上方形成晶体管200P。亦即，可设置源漏区204，其中， 沿长度方向由隔离结构203界定的一区域204因存在注入区域241(图 2e)而具有增加的结深度。因此，在关键侧壁203S处，可提供增加的 结深度，以在随后形成连接区域204与隔离结构203上方的栅极电极 结构210A的接触组件的工艺期间降低源漏区204的短路概率。而且， 如前所述，晶体管200P可包括金属硅化物区206。另外，可提供层间 介电材料220，例如由材料层222及223构成，以包围晶体管200P及 栅极电极结构210A。关于形成如图2f所示装置200的任意工艺技术， 适用如前面参照装置100所述的相同标准。

图2g示意下一制造阶段中的半导体装置200，其中，在层间介电 材料中形成接触组件221A及221B。如前所述，接触组件221A可连接 主动区202C，亦即源漏区204的其中一者，而接触组件221B可连接栅 极电极结构210A及源漏区204的其中另一者。如图所示，即使接触组 件221B延伸进入隔离结构203，通过注入区241实现的源漏区204的 额外深度不会导致区域204相对其余主动区202C发生漏电流路径增加 或短路的情况。因此，对于形成如前所述各接触开口以及利用任意适 当的接触材料例如阻挡材料226及接触金属227填充该开口的给定制 造技术，接触组件221B的接触失效概率显着降低。

图2h示意依据另一些实施例的半导体装置200的剖视图，其中， 可在掺杂种类以外透过侧壁203S纳入其它注入种类241A，或以注入种 类241A作为替代。例如，可纳入非掺杂种类，亦即不会增加半导体材 料202的电导率的种类，以改变侧壁203S附近的材料特性。例如，通 过纳入碳、氮、氧等，可相较即将基于沟槽203T形成的隔离结构的传 统绝缘材料增加装置200的下一工艺期间的总体抗蚀刻性。以此方式， 可局部增加沿沟槽203T的长度方向的尺寸，取决于种类241A的渗透 深度。以此方式，不会影响其它装置区域中隔离沟槽203T的其余组态， 例如基本不会影响主动区的侧壁，如前参照图2d所述。而且，若沿长 度方向的相应改变限于特定的主动区，则可施加相应的注入掩模242， 如前参照图2d所述。而且，由于在沟槽203T的底部或其附近纳入种 类241A可能不重要，因此种类241A的纳入相对选择适当的倾斜角度 而言不太重要，从而允许增加倾斜角度<₁-<₂的范围。亦即，对于高纵横 比的沟槽，亦即对于具有较大深度及缩小宽度的沟槽，可能需要小倾 斜角度<，以将该注入种类置于所需深度，从而允许下一工艺期间的蚀 刻容差。因此，由注入工艺240A及热处理等后续工艺导致的注入种类 241A的分布不太重要。

图2i示意下一制造阶段中，亦即形成栅极电极结构210A、210B 后的半导体装置200，其中，针对如前所述通常导致隔离结构203的显 着材料腐蚀的清洗工艺，蚀刻工艺等工艺，注入种类241A可至少降低 侧壁203S附近的材料腐蚀。例如，纳入氮种类和/或氧种类和/或碳种 类可显着增加区域241A的抗蚀刻性或电阻。例如，当抗蚀刻性增加时， 除降低前述工艺期间的材料腐蚀外，在关键接触蚀刻工艺期间，最终 的材料腐蚀显着降低，从而降低接触失效的概率。在其它情况下，当 区域241A因隔离结构203的显着材料侵蚀而被接触组件接触时，提供 电阻增加区域可显着降低漏电流。因此，在此情况下，对于用以提供 连接主动区202C与栅极电极结构210A的接触组件的关键接触蚀刻工 艺，失效容差增加。

图2j示意依据另一实施例的半导体装置200，其中，装置200可 暴露于蚀刻环境233A，以在层232、231及半导体材料202中形成隔离 沟槽203T至第一深度203D，该深度适于纳入掺杂种类。

图2k示意用以纳入掺杂种类241的注入工艺240期间的半导体装 置200，其中，可透过沟槽203T的整体深度引入该种类241，以增加 选择适当注入参数的灵活度。

图2I示意暴露于下一蚀刻步骤233B的半导体装置200，该蚀刻步 骤用以形成沟槽203T的最终深度。因此，可将注入种类241可靠地限 制于沟槽203T的上半部分，而不论例如就掺杂扩散等而言执行的进一 步工艺。应当了解，可在无需任意额外掩模的情况下执行蚀刻工艺 233A、233B，以便在任意类型的主动区部分提供注入种类241。

应当了解，在其它实施例中，如图2I所示的沟槽203T可基于单 个蚀刻工艺及随后的注入工艺形成，如前所述，其中，如前所述，可 基于工艺参数的适当选择将注入种类241限制于沟槽203T的上半部 分。在此情况下，除材料231及232外，该注入工艺还可作为无掩模 注入工艺执行，以避免额外的光刻步骤。

图2m示意下一制造阶段中的半导体装置200。在该实施例中，晶 体管200P，亦即P沟道上拉晶体管，以及N沟道晶体管200N可在隔离 结构203的相应接口203S处具有注入种类241。应当了解，图2m代表 穿过主动区202C及主动区202A的部分的剖面(见图2a)。因此，由 于P型掺杂种类241的纳入，邻近晶体管200P的接口203S的区域204 的深度增加，而另一方面，在晶体管200N中，种类241可导致区域204 中总体N掺杂降低，而增加的P型掺杂浓度可垂直连接区域204，从而 基本不影响装置200N的总体晶体管行为。

因此，如前所述，可针对晶体管200P实现优越的工艺容差，而基 本不影响晶体管200N，同时因避免额外的光刻步骤而提供优越的工艺 效率。

因此，本发明提供半导体装置及制造技术，其中，通过在上拉晶 体管的主动区与隔离结构的接口处选择性纳入注入种类增加存储器单 元中接触组件的失效容差。因此，在该上拉晶体管的主动区与该隔离 结构上方的栅极电极结构之间提供直接电性连接的接触组件可具有显 着降低的接触失效概率，以便能够基于现有蚀刻技术进一步缩小装置 尺寸。

由于本领域技术人员可借助这里的教导很容易地以不同但等同的 方式修改并实施本发明，因此上述特定的实施例仅为说明性质。例如， 可以不同的顺序执行上述工艺步骤。而且，本发明并不限于这里所示 架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对 上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的 范围及精神内。因此，下面的权利要求规定本发明的保护范围。