基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法

摘要

本发明公开了一种基于多层辅助结构制备具有多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；刻蚀衬底表面上的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；再利用SiO2与SiN的刻蚀速率比(4∶1)和Ploy－SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉表面上除SiN侧壁区域以外的SiO2和Ploy－SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造纳米级Si集成电路的方法。

背景技术

当今，信息技术已经成为国民经济的核心技术，它服务于国民经济各个领域，微电子技术是信息技术的关键，集成电路更是关键中的关键。集成电路自1958年问世以来，发展速度惊人，成为了信息科学技术的核心和国民经济发展、国防建设的基石，对世界政治、经济和文化产生了巨大的影响。作为人类历史上发展最快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。

微电子技术，尤其是Si集成电路技术发展至今，全世界数以万亿美元的设备和技术投人，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。尽管微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应用取得了很大的进展，但在今后的10～20年，微电子技术仍将以尺寸不断缩小的Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息息相关的国民经济的各个领域。

上世纪六十年代中期，美国仙童公司的高登.摩尔博士发表了以后闻名于世的“摩尔定律”，该定理指出：集成电路芯片上的晶体管数目，约每18个月增加1倍，性能也提升1倍。同时，集成电路的单位功能成本平均每年降低25％左右。40多年来，世界半导体产业始终按照这条定律不断地向前发展。2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效。推动摩尔定律继续前进的技术动力是：不断缩小芯片的特征尺寸。目前，国外90nm技术已经进入规模生产阶段，60nm技术处在导入期，45nm技术正在作前期研发工作，按照国际半导体技术发展路线图ITRS，2010年45nm技术可以进入规模生产，2018年是18nm。

制造如此小的特征尺寸的CMOS集成电路，就需要新一代的工艺设备，因为目前尚没有能够较好地解决在现有的设备上制造下一代芯片的技术，因此只能通过工艺设备的更新提高工艺技术水平。经过多年的积累，目前全世界在微电子产业中的设备和技术投入超过万亿美元，如果仅仅通过设备的更新换代获得工艺技术的提升，将造成每18个月淘汰一代设备。这将导致巨大的资源和能源的浪费，因此，这种现状严重制约了半导体行业的发展。

目前，Si CMOS集成电路中poly-Si已经成为了主流的栅材料，但无论采取n型poly-Si还是p型poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取了在阱区形成之后，通过再次对阱区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这种方法对器件阈值电压调整幅度还是有限，并且增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。

发明内容

本发明的目的在于提供一种基于多层辅助结构制备多晶SiGe栅纳米级CMOS集成电路方法，以实现在不改变现有设备和增加成本的条件下用微米级工艺制备出导电沟道为65～90nm的具有多晶SiGe栅的CMOS集成电路。

为实现上述目的，本发明提供的制备具有多晶SiGe栅的纳米级CMOS集成电路的方法，按如下步骤进行：

第一步.在Si衬底上热氧化一层SiO₂缓冲层，在该缓冲层上淀积一层SiN，用于阱区注入的掩蔽；

第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱的注入和推进，在Si衬底分别形成P阱和N阱；

第三步.刻蚀掉N阱和P阱上部及其之间的SiN层和SiO₂层，然后再在整个衬底表面生长一层SiO₂缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区；

第四步.在N阱和P阱上热氧化生长7～11nm厚的SiO₂栅介质层，再分别在N阱和P阱上淀积一层120～150nm厚的n型掺杂的Ploy-SiGe和p型掺杂的Ploy-SiGe，作为栅极，Ge组分为0.05～0.3，掺杂浓度＞10²⁰cm^-3；

第五步.在Ploy-SiGe上淀积生长一层厚度为40～60nm的SiO₂，作为栅极的保护层；

第六步.在SiO₂层上再淀积一层110～160nm厚的Ploy-Si，作为制造过程中的辅助层，辅助生成侧壁；

第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口；

第八步.在整个Si衬底上淀积一层90～130nm厚的SiN介质层，覆盖整个表面；

第九步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；利用SiO₂与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiN侧壁区域以外的SiO₂；再利用Ploy-SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉表面上除SiN侧壁区域以外的Ploy-SiGe，形成n/pMOSFET的栅极，并在阱区上淀积一层4～8nm厚的SiO₂，形成栅极侧壁的保护层；

第十步.分别在P阱区进行n型离子注入，自对准生成nMOSFET的源区和漏区，在N阱区进行p型离子注入，自对准生成pMOSFET的源区和漏区；

第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65～90nm的CMOS集成电路。

所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2～3.5μm。

所述的栅极长度根据第八步淀积的SiN厚度确定，通常取65～90nm。

本发明具有如下优点：

1.本发明由于利用了等离子刻蚀工艺中Ploy-Si与SiN、SiO₂与SiN、Ploy-SiGe与SiN的刻蚀速率比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道65～90nm的具有多晶SiGe栅的CMOS集成电路；

2.由于本发明所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本发明所提出的具有多晶SiGe栅的纳米级CMOS集成电路实现方法与现有的微米级Si集成电路工艺相兼容；

3.由于本发明所提出的工艺方法采用poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节CMOS的poly-SiGe栅中Ge组分，使得nMOSFET阈值电压可连续调整，因此，实现了CMOS器件阈值电压的调整，减少了工艺步骤，降低了工艺难度；

4.由于本发明所提出的工艺方法均可在现有的微米级Si集成电路工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米级Si集成电路工艺平台的制造能力大幅提高，并使其制备的CMOS集成电路的性能提高3～5代；

5.由于本发明所提出的工艺方法可以实现导电沟道65～90nm的CMOS集成电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高，从而降低了集成电路单位面积的制造成本；

6.由于用本发明工艺方法制备的CMOS集成电路中器件的导电沟道小，因此，集成电路的工作频率显著提高，实现了国内集成电路加工水平的跨越式发展。

附图说明

图1是本发明工艺流程图；

图2是用本发明方法制备具有多晶SiGe栅的CMOS集成电路的过程示意图。

具体实施方式

以下参照附图1和附图2，对本发明制备具有多晶SiGe栅的纳米级CMOS集成电路的工艺流程作进一步详细描述。

实施例1：在Si衬底上制备导电沟道为75nm的具有多晶SiGe栅的CMOS集成电路，具体步骤如下：

步骤1，淀积掩蔽层，如图2(a)所示。

(1a)选取晶向为<100>、掺杂浓度为10¹⁵cm^-3左右的p型Si衬底片1；

(1b)在衬底上热氧化一层25nm厚的SiO₂缓冲层2；

(1c)在SiO₂缓冲层上用等离子增强化学汽相淀积PECVD的方法淀积120nm厚的SiN层3，用于阱区注入的掩蔽。

步骤2，形成阱区，如图2(b)所示。

(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；

(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO₂，同时进行P阱推进，在衬底1上形成P阱4；

(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO₂层，同时进行N阱推进，在衬底1上形成N阱5；

(2d)在温度为800℃的N₂气氛下，同时将N阱和P阱继续推进到3.5μm深。

步骤3，形成隔离区，如图2(c)所示。

(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO₂层；

(3b)在整个衬底表面热氧化一层30nm厚的SiO₂缓冲层；

(3c)在SiO₂缓冲层上用PECVD的方法淀积生长一层约为110nm厚的SiN层，并在该SiN层上光刻场隔离区；

(3d)在隔离区局部热氧化形成0.8μm的场区隔离6，将N阱与P阱进行隔离；

(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO₂层。

步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。

(4a)在P阱4和N阱5表面热氧化生长9nm厚的SiO₂栅介质层7；

(4b)在SiO₂栅介质层7上应用超高真空化学汽相淀积UHVCVD的方法分别在N阱和P阱上生长厚度均为135nm的n型掺杂的Ploy-SiGe层8a和p型掺杂的Ploy-SiGe层8，作为栅极，Ge组分为0.2，掺杂浓度＞10²⁰cm^-3；

(4c)在Ploy-SiGe上应用PECVD的方法淀积生长50nm厚的SiO₂层9，作为栅极的保护层；

(4d)在SiO₂层上再应用PECVD的方法淀积140nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；

(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3μm。

步骤5，淀积SiN介质，如图2(e)所示。

在整个Si片上应用PECVD的方法淀积一层110nm厚的SiN介质层11，覆盖整个表面。

步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。

(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Ploy-Si侧壁的SiN；

(6b)利用Ploy-Si和SiN的刻蚀速率比(11∶1)，将SiO₂表面的Ploy-Si全部刻蚀掉；

(6c)利用SiO₂和SiN的刻蚀速率比(4∶1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO₂露出底层Ploy-SiGe；

(6d)利用Ploy-SiGe和SiN的刻蚀速率比(11∶1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Ploy-SiGe，保留侧壁下面的Ploy-SiGe，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取75nm；

(6e)利用湿法腐蚀掉SiN侧壁；

(6f)用PECVD的方法在阱区上淀积一层6nm厚的SiO₂，作为栅极侧面的保护层12。

步骤7，形成n/pMOSFET器件结构，如图2(g)所示。

(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；

(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。

步骤8，构成CMOS集成电路。

在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为75nm的CMOS集成电路。

实施例2：在SOI衬底上制备导电沟道为65nm的具有多晶SiGe栅的CMOS集成电路，具体步骤如下：

步骤1，淀积掩蔽层，如图2(a)所示。

(1a)选取晶向为<100>、掺杂浓度为10¹⁵cm^-3左右的p型SOI衬底片1；

(1b)在衬底上热氧化一层15nm厚的SiO₂缓冲层2；

(1c)在SiO₂缓冲层上用常压化学气相淀积APCVD的方法淀积100nm厚的SiN层3，用于阱区注入的掩蔽。

步骤2，形成阱区，如图2(b)所示。

(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；

(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO₂，同时进行P阱推进，在衬底1上形成P阱4；

(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO₂，同时进行N阱推进，在衬底1上形成N阱5；

(2d)在温度为800℃的N₂气氛下，同时将N阱和P阱继续推进到2.5μm深。

步骤3，形成隔离区，如图2(c)所示。

(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO₂层；

(3b)在整个衬底表面热氧化一层20nm厚的SiO₂缓冲层；

(3c)在SiO₂缓冲层上用APCVD的方法淀积生长一层约为100nm厚的SiN层，并在该SiN层上光刻场隔离区；

(3d)在隔离区局部热氧化形成0.5μm的场区隔离6，将N阱与P阱进行隔离；

(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO₂层。

步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。

(4a)在P阱4和N阱5表面热氧化生长7nm厚的SiO₂栅介质层7；

(4b)在SiO₂栅介质层7上应用UHVCVD的方法分别在N阱和P阱上生长厚度均为120nm的n型掺杂的Ploy-SiGe层8a和p型掺杂的Ploy-SiGe层8，作为栅极，Ge组分为0.3，掺杂浓度＞10²⁰cm^-3；

(4c)在Ploy-SiGe上应用APCVD的方法淀积生长40nm厚的SiO₂层9，作为栅极的保护层；

(4d)在SiO₂层上再应用APCVD的方法淀积110nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；

(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2μm。

步骤5，淀积SiN介质，如图2(e)所示。

在整个Si片上应用APCVD的方法淀积一层90nm厚的SiN介质层11，覆盖整个表面。

步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。

(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Ploy-Si侧壁的SiN；

(6b)利用Ploy-Si和SiN的刻蚀速率比(11∶1)，将SiO₂表面的Ploy-Si全部刻蚀掉；

(6c)利用SiO₂和SiN的刻蚀速率比(4∶1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO₂露出底层Ploy-SiGe；

(6d)利用Ploy-SiGe和SiN的刻蚀速率比(11∶1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Ploy-SiGe，保留侧壁下面的Ploy-SiGe，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取65nm；

(6e)利用湿法腐蚀掉SiN侧壁；

(6f)用APCVD的方法在阱区上淀积一层4nm厚的SiO₂，作为栅极侧面的保护层12。

步骤7，形成n/pMOSFET器件结构，如图2(g)所示。

(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；

(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。

步骤8，构成CMOS集成电路。

在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65nm的CMOS集成电路。

实施例3：在Si衬底上制备导电沟道为90nm的具有多晶SiGe栅的CMOS集成电路，具体步骤如下：

步骤1，淀积掩蔽层，如图2(a)所示。

(1a)选取晶向为<100>、掺杂浓度为10¹⁵cm^-3左右的p型Si衬底片1；

(1b)在衬底上热氧化一层35nm厚的SiO₂缓冲层2；

(1c)在SiO₂缓冲层上用低压化学气相淀积LPCVD的方法淀积130nm厚的SiN层3，用于阱区注入的掩蔽。

步骤2，形成阱区，如图2(b)所示。

(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5；

(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成SiO₂，同时进行P阱推进，在衬底1上形成P阱4；

(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成SiO₂，同时进行N阱推进，在衬底1上形成N阱5；

(2d)在温度为800℃的N₂气氛下，同时将N阱和P阱继续推进到5μm深。

步骤3，形成隔离区，如图2(c)所示。

(3a)湿法刻蚀掉P阱4和N阱5的上部及其两者之间的SiN层和SiO₂层；

(3b)在整个衬底表面热氧化一层40nm厚的SiO₂缓冲层；

(3c)在SiO₂缓冲层上用LPCVD的方法淀积生长一层约为120nm厚的SiN层，并在该SiN层上光刻场隔离区；

(3d)在隔离区局部热氧化形成1μm的场区隔离6，将N阱与P阱进行隔离；

(3e)湿法刻蚀掉P阱4和N阱5表面的SiN和SiO₂层。

步骤4，淀积poly-Si并刻蚀窗口，如图2(d)所示。

(4a)在P阱4和N阱5表面热氧化生长11nm厚的SiO₂栅介质层7；

(4b)在SiO₂栅介质层7上应用UHVCVD的方法分别在N阱和P阱上生长厚度均为150nm的n型掺杂的Ploy-SiGe层8a和p型掺杂的Ploy-SiGe层8，作为栅极，Ge组分为0.05，掺杂浓度＞10²⁰cm^-3；

(4c)在Ploy-SiGe上应用LPCVD的方法淀积生长60nm厚的SiO₂层9，作为栅极的保护层；

(4d)在SiO₂层上再应用LPCVD的方法淀积160nm厚的Ploy-Si层10，这一层主要作为制造过程中的辅助层，辅助生成侧壁；

(4e)根据电路需要，在Ploy-Si的区域中刻蚀出符合电路要求的窗口10a，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3.5μm。

步骤5，淀积SiN介质，如图2(e)所示。

在整个Si片上应用LPCVD的方法淀积一层130nm厚的SiN介质层11，覆盖整个表面。

步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2(f)所示。

(6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Ploy-Si侧壁的SiN；

(6b)利用Ploy-Si和SiN的刻蚀速率比(11∶1)，将SiO₂表面的Ploy-Si全部刻蚀掉；

(6c)利用SiO₂和SiN的刻蚀速率比(4∶1)，刻蚀掉衬底表面上除SiN侧壁区域以外的SiO₂露出底层Ploy-SiGe；

(6d)利用Ploy-SiGe和SiN的刻蚀速率比(11∶1)，并以SiN侧壁作保护，再刻蚀掉SiN侧壁保护区域以外的Ploy-SiGe，保留侧壁下面的Ploy-SiGe，形成nMOSFET的栅极s和pMOSFET的栅极sa，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取90nm；

(6e)利用湿法腐蚀掉SiN侧壁；

(6f)用LPCVD的方法在阱区上淀积一层8nm厚的SiO₂，作为栅极侧面的保护层12。

步骤7，形成n/pMOSFET器件结构，如图2(g)所示。

(7a)在P阱区进行n型离子注入，自对准生成nMOSFET的源区13和漏区14，形成nMOSFET器件17；

(7b)在N阱区进行p型离子注入，自对准生成pMOSFET的源区15和漏区16，形成pMOSFET器件18。

步骤8，构成CMOS集成电路。

在nMOSFET和pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为90nm的CMOS集成电路。

以上实施例不构成对本发明的任何限制。