基于薄膜晶体管的微波毫米波集成电路、功率交换电路及其制作方法

摘要

本发明涉及基于薄膜晶体管的微波毫米波集成电路、功率交换电路及其制作方法，使在制作该集成电路的有源和无源器件后，不需研磨，蚀刻及打薄基座或衬底。同时也提供以不具毒性的制作的有源器件。利用不具毒性的半导体制作薄膜晶体管的毫米波集成电路并不需研磨，蚀刻及打薄基座或衬底，使得制作成本降低并减小环境污染。也提供可减小或免除对准，搭线手续的毫米波电路结构，以简化毫米波电路制造的程序。

说明书

 

技术领域

本发明涉及到基于薄膜晶体管的微波毫米波集成电路和功率放大电路及其制作方法，该薄膜晶体管系基于具有高电子迁移率和较高击穿电场的半导体薄膜。

背景技术

微波集成电路是通讯系统中的重要组件，尤其是对一个无线通讯系统。每一个无线通讯系统都需要发射（transmit）和接受 (receive) 的模组以发射及接受微波信号。如图1所示，一个发射和接受（T/R）模组有一第一输入匹配电路，一个功率放大器（PA）,一个开关（SW）和一个天线以达成发射的功能。另一个第一输入匹配电路，一个低噪声放大器 (LNA) 和一个第二输出匹配电路加上一开关则作为接收用。对低噪声放大器和功率放大器的电源和控制则由以硅基的金属氧化物半导体电路制成的偏压及控制电路来达成 (BCL)。低噪声放大器和功率放大器一般以三五族半导体电路或锗硅电路来制作的。  

对多数的应用，低噪声放大器，功率放大器和开关等多在砷化镓（GaAs）为基底的晶圆上制作。为了便于前段有源器件和无源器件制造，砷化镓晶圆的厚度较大，在700 微米左右。前段制作步骤完成后，晶圆要减薄到100 微米或更小，以达成适当的散热和微波传送效率。在晶圆减薄后，进行后段制作步骤包括进一步增强散热和接地的背面穿孔和金属化，即沉积一层金属。在划片后，分离的电路或芯片被焊接到一载具上。载具上需要有预先蚀刻好的薄膜金属连线以达成电路之间的电信号连接。在焊接电路和搭线的过程中还需要细心的维持芯片的位置以保持电路的完整和减少其间的干扰。同时还要注意减小电串联电阻以便降低不该有的散热。在焊接电路或芯片时，一般使用导电浆材料。

使用导电浆时，材料中容易出现气泡。这些气泡使芯片和载具之间的导热率降低而使其间的热阻抗增加，并使得从芯片上的散热不均匀。考虑以上，有必要发展另一种芯片的结构和制造，以简化其步骤并维持导热性。

对多数的微波集成电路芯片，芯片的大部分表面是用来作无源器件。以一个功率放大器为例，芯片表面只有百分之三到百分之五面积用来作晶体管和开关等有源器件。图2给出一个作发射用的功率放大器微波电路的布局，含有一个输入匹配电路，一个开关，一个放大器，一个偏置控制电路，一个输出匹配电路。点线所示的长方框表示有源器件的有源器件区域。要制作有源器件，先要在基底或晶圆上沉积一复合外延层。对电阻器，电容器，电感器和传送线等的无源器件，不但不需要这复合外延层，它还给这些无源器件的制作带来不便。目前复合外延层多使用分子束外延(MBE)或有机金属化学外延(MOCVD)沉积，沉积完后整个晶圆表面都沉积了复合外延层。为了维持无源器件的功能，必需去除或以离子布植的方式钝化有源器件区之外的复合外延层。

使用具有复合外延层的砷化镓基底或晶圆来制造微波集成电路时，为便于处理，砷化镓基底的厚度在700 到1000微米之间。然而，为了减小热阻抗和制作线宽适中而阻抗为50 欧姆的传送线，砷化镓基底的厚度必需减小到100 微米，75微米甚至50 微米。减小基底厚度的步骤中，必需以研磨方法除掉大部分基底背后的材料。研磨掉背面的材料后，还需进行化学蚀刻以改进平整度。

因此，使用以沉积在砷化镓基底上的复合外延层来制造微波集成电路后，必需除掉砷化镓基底超过百分之80的起始材料。研磨掉背面的材料还是在化合物状态，但化学蚀刻则产生剧毒而难分离的离子砷。分离离子砷需用成本高的离子交换和过滤的方法。基座减薄并蚀刻后，还要局部通孔并沉积一层厚金属以提高散热率。切割晶圆后芯片粘附到一个载具上以便后续的搭线和测试。

在现有的技术中，如图3所示，不同的芯片被粘附到一个载具上而形成一模组。载具一般是表面沉积了有金属图形的介质或是金属。为了维持电特性，粘附过程中芯片必需准确的放置定位并对准载具上已有的金属图像。

从以上的说明，有必要发展一种在制作了有源器件和无源器件后，不需要研磨减薄并蚀刻基底晶圆背面的微波集成电路。也有必要发展不含剧毒元素如砷的器件。同时还有必要发展可减少芯片粘附，对准及搭线步骤的微波集成电路以降低制造程序。

发明内容

本发明的一个目的是给出一个在制作了有源器件和无源器件后，不需要研磨，减薄并蚀刻基底晶圆背面的微波集成电路；另一个目的是给出一个不含砷元素的器件和微波集成电路，使得微波电路的制作不受砷化镓的限制；第三个目的是给出一个可减少芯片粘附，对准和搭线步骤的微波集成电路。

为实现上述目的，本发明提供如下所述的技术方案：

一种具有倒反T-形栅极或倒反Г-形栅极及平整通道层的薄膜晶体管的微波毫米波集成电路及功率交换电路，其薄膜晶体管由下述所构成：

 一个基座，有一基座厚度；

一个第一介质层，有第一介质层厚；

一个第一栅极，有第一栅极头部和第一栅极根部，该第一栅极部分被嵌在该第一介质层中，该第一栅极根部有第一栅极根部长度及第一栅极根部厚度；

一个第三薄介质层，有第三薄介质层厚度；

一个第一半导体通道层，有第一半导体通道层厚度，该第一半导体通道层和第一栅极在其栅极长的方向的范围和该第一栅极重叠；

一个源极层；

一个漏极层；

一个第四介质层作为保护和钝化之用，及

一层背面金属层等。

其第一栅极头部被嵌在该基座中，而第一栅极根部则嵌在该第一介质层中。

在该第一介质层上沉积一具有第二介质层厚度的第二介质层，使其第一栅极头部被嵌在该第一介质层中而第一栅极根部则嵌在该第二介质层中，该第二介质层的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝、氧化铪，氧化镁及其熔合物。

所述的第一半导体通道层的材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，该金属氧化物，金属氮化物，金属氮氧化物可以溅射，反应溅射，离子溅射，分子束外延生长，金属有机物化学气相沉积生长来完成。

在所述的第一半导体通道层上另有一源极突出层和一漏极突出层，以减小漏电并增加击穿电压，其材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，并控制其导电系数以减小该源极及漏极之间的电阻。

所述基座，其材料选自下列材料组：氧化铝，二氧化硅及塑料。

所述第一介质层，第三薄介质层及第四介质层的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝、氧化铪，氧化镁及其熔合物。

实现本发明目的的另一技术方案如下所述：

一种具有倒反T-形栅极或倒反Г-形栅极及平整通道层的薄膜晶体管的微波毫米波集成电路及功率交换电路，且其基座不需以研磨蚀刻打薄，其薄膜晶体管由下述所构成：

一个基座，有一基座厚度；

一个第一介质层，有第一介质层厚；

一个第一栅极，有第一栅极头部和第一栅极根部，该第一栅极头部和第一栅极根部被嵌在该第一介质层中，该第一栅极根部有第一栅极根部长度及第一栅极根部厚度；

一个第二薄介质层，有第二薄介质层厚度；

一个第一半导体通道层，有第一半导体通道层厚度，该第一半导体通道层和第一栅极在其栅极长的方向的范围和该第一栅极重叠；

一个源极层；

一个漏极层；

一个第三介质层作为保护和钝化之用，及

一层背面金属层等。

所述的第一半导体通道层的材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，该金属氧化物，金属氮化物，金属氮氧化物可以溅射，反应溅射，离子溅射，分子束外延生长，金属有机物化学气相沉积生长来完成。

在所述第一半导体通道层上另有一源极突出层和一漏极突出层，以减小漏电并增加击穿电压，其材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，并控制其导电系数以减小该源极及漏极之间的电阻。

所述的基座，其材料选自下列材料组：氧化铝，二氧化硅及塑料。

所述第一介质层，第二薄介质层及第三介质层的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝、氧化铪，氧化镁及其熔合物。

本发明进一步提供了一种制作具有倒反T-形栅极或倒反Г-形栅极及平整通道层的薄膜晶体管、薄膜电容器以及薄膜电阻的微波毫米波集成电路及功率交换电路且其基座不需以研磨蚀刻打薄的方法，有以下主步骤：

 选择一个基座，有一基座厚度；

沉积一个第一介质层到第一介质层厚；

选择性蚀刻该第一介质层，以形成第一栅极头部槽及第一薄膜电容器的第一电极槽；

沉积一个第一金属层到比该第一介质层厚要大的第一金属层厚；

进行第一化学机械研磨，以形成第一栅极头部及该第一薄膜电容器的第一电极，该第一栅极头部及该第一薄膜电容器的第一电极嵌在该第一介质层中；

沉积一个第二介质层到第二介质层厚；

选择性蚀刻该第二介质层，以形成第一栅极根部槽；

沉积一个第二金属层到比该第二介质层厚要大的第二金属层厚；

进行第二化学机械研磨，以形成第一栅极根部，嵌在该第二介质层中，并与该第一栅极头部接触；

沉积一个第三介质层到第三介质层厚；

沉积并选择性蚀刻一个有第一薄膜电阻层厚的第一薄膜电阻层；

沉积并选择性蚀刻一个有第一半导体通道层厚的第一半导体通道；

沉积并选择性蚀刻一个有源极突出层厚及漏极突出层厚的源极突出层及漏极突出层；

沉积并选择性蚀刻一个源极，漏极及第一薄膜电容器的第二电极，该第一薄膜电容器的第二电极至少与第一薄膜电容器的第一电极部分重叠，使得该第一电极、第二电极与其间所夹的介质层形成第一薄膜电容器；

沉积并选择性蚀刻第一薄膜电阻层的第一接触及第一薄膜电阻层的第二接触，形成第一薄膜电阻；

沉积一个第四介质层到第四介质层厚，以作为保护和钝化电路中的器件；

沉积一个背面金属层到该基座的背面，以完成该微波毫米波集成电路及功率交换电路的制作。

所述第一半导体通道层的材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，该金属氧化物，金属氮化物，金属氮氧化物可以溅射，反应溅射，离子溅射，分子束外延生长，金属有机物化学气相沉积生长来完成。

所述源极突出层和漏极突出层的材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，并控制其导电系数以减小该源极及漏极之间的电阻和减小漏电并增加击穿电压。

所述的基座，其材料选自下列材料组：氧化铝，二氧化硅及塑料。

所述第一介质层，第三介质层及第四介质层的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝、氧化铪，氧化镁及其熔合物。

其中该第一薄膜电阻层的材料选自下列材料组：氧化鉭（tantalum oxide）和镍铬合金(nickel chromium alloy)。

该第一薄膜电阻层的片电阻（sheet resistance）由调整该薄膜电阻层电阻系数及其厚度来控制。

该第一薄膜电容器的电容由调整该第一薄膜电容器的第一电极及第一薄膜电容器的第二电极间的重叠面积，第二介质层厚度及介电系数，第三介质层厚度及介电系数来控制。

本发明提供的基于薄膜晶体管的毫米波集成电路及功率交换电路，使在制作该集成电路及功率交换电路的有源和无源器件后，不需研磨，蚀刻及打薄基座或衬底。同时也提供以不具毒性的制作的有源器件。利用不具毒性的半导体制作薄膜晶体管的毫米波集成电路及功率交换电路并不需研磨，蚀刻及打薄基座或衬底，使得制作成本降低并减小环境污染。也提供可减小或免除对准，搭线手续的毫米波电路结构，以简化毫米波集成电路及功率交换电路制造的程序。  

附图说明    

图1 是一个发射和接收（T/R）模组的简化方块图。

图2给出一个发射用的功率微波放大器电路的布局，两个点线所示的长方框表示有源器件使用的有源器件区域。点线的长方框外的区域用来制作电阻器，电容器，电感器和传送线等的无源器件。

图3给出根据以前的技术，不同的芯片被粘附到一个载具上形成一模组。

图4给出一个在介质基底上制作的，用在微波集成电路的薄膜晶体管。

图5给出一个在介质基底上制作的一个薄膜晶体管截面图，该薄膜晶体管具有嵌在第一介质层中的一个倒反T-形栅极。

图6给出一个在介质基底上制作的一个薄膜晶体管截面图250，该薄膜晶体管具有嵌在第一介质层中的一个倒反T-形栅极，一个源极突出层及一个漏极突出层以减小栅极漏电并提高击穿电压。

图7给出一个在一个介质基底上制作的一个有平面化通道的薄膜晶体管截面图300，该薄膜晶体管栅极头部嵌在介质基底中而栅极根部则嵌在第一介质层中，形成一个倒反T-形栅极，一个源极突出层及一个漏极突出层以减小栅极漏电并提高击穿电压。

图8给出一个在一个介质基底上制作的一个有平面化通道的薄膜晶体管截面图400，该薄膜晶体管有一个源极突出层及一个漏极突出层以减小栅极漏电并提高击穿电压。

图9给出一个在一个介质基底上制作的一个有平面化通道的薄膜晶体管截面图500，该薄膜晶体管栅极头部嵌在第一介质层中而栅极根部则嵌在第二介质层中，形成一个倒反T-形栅极。

图10给出一个在一个介质基底上制作的一个有平面化通道的薄膜晶体管截面图600，该薄膜晶体管栅极头部嵌在第一介质层中而栅极根部则嵌在第二介质层中，形成一个倒反T-形栅极，并有一个源极突出层及一个漏极突出层以减小栅极漏电并提高击穿电压。

图11给出一个具有一个薄膜晶体管700TR，薄膜电阻器700R, 薄膜电容器 700C，在一个介质基底上制作的简化微波集成电路700的截面图，该薄膜晶体管有一个平面化通道区，一个倒反T-形栅极，并有一个源极突出层及一个漏极突出层以作为微波信号处理及放大之用。

图12给出一个具有一个薄膜晶体管800TR，薄膜电阻器800R, 薄膜电容器 800C，在一个介质基底上制作的微波集成电路800的简化截面图，该薄膜晶体管有一个平面化的通道区，一个直立非倒反T-形栅极，并有一个源极突出层及一个漏极突出层以作为微波信号处理及放大之用。

图13给出制造一个在图11所示的简化微波集成电路700的主要步骤。 

附图标记说明

薄膜晶体管：100，200，250，300，400，500，600，700TR，800TR；

基座：105，205，255，305，405，505，605，705，805；

基座厚度：105T，205T，255T，305T，405T，505T，605T，705T，805T；

第一栅极：110；

第一栅极厚度：110T；

第一栅极长：110L；

第一栅极头部：210，257，310，410，510，610，715，840；

第一栅极头部厚度：210T，257T，310T，410T，510T，610T，715T，840T；

第一栅极头部长：210L，257L，310L，410L，510L，610L，715L，840L；

第一栅极根部：220，262，320，420，520，620，720，835；

第一栅极根部厚度：220T，262T，320T，420T，520T，620T，720T，835T；

第一栅极根部长：220L，262L，320L，420L，520L，620L，720L，835L；

第一半导体通道层；120，230，267，330，430，530，630，730，815；

第一半导体通道层厚：120T，230T，267T，330T，430T，530T，630T，730T，815T；

源极层：125S，235S，272S，340S，440S，540S，640S，740S，825S；

漏极层：125D，235D，272D，340D，440D，540D，640D，740D，825D；

源极层及漏极层厚度：125T，235T，272T，340T，440T，540T，640T，740T，825T；

源极层及漏极层之间距离：125L，235L，272L，340L，440L，540L，640L，740L，825L；

漏极突出层：270D，435D，635D，735D，820D；

源极突出层：270S，435S，635S，735S，820S；

突出层厚：270T，435T，635T，735T，820T；

突出层间隙：270L，435L，635L，735L，820L；

第一介质层：115，215，260，315，415，507，607，710，810；

第一介质层厚：115T，215T，260T，315T，415T，507T，607T，710T，810T；

第二介质层：130，225，265，325，425，515，615，718，830；

第二介质层厚：130T，225T，265T，325T，425T，515T，615T，718T，830T；

第三介质层：240，275，345，445，525，625，725；

第三介质层厚：240T，275T，345T，445T，525T，625T，725T；

第四介质层：545，645，745；

第四介质层厚：545T，645T，745T；

背面金属层：160，245，285，355，465，555，655，770，885；

背面金属层厚：160T，245T，285T，355T，465T，555T，655T，770T，885T；

集成电路：700，800；

第一薄膜电容器：700C，800C；

第一薄膜电容器第一电极：716，845；

第一薄膜电容器第一电极长：716L，845L；

第一薄膜电容器第一电极厚：716T，845T；

第一薄膜电容器第二电极：717，855；

第一薄膜电容器第二电极厚：855T；

第一薄膜电容器介质层：850；

电容器介质层厚：850T；

第一薄膜电阻：700R，800R；

第一薄膜电阻层：750，860；

第一薄膜电阻层厚度：750T，860T；

第一薄膜电阻层长：750L，860L，；

第一薄膜电阻的第一接触：760A，870A；

第一薄膜电阻的第二接触：760B，870B；

第一薄膜电阻接触层厚：760T，870T；

第一薄膜电阻介质层：765，880；

第一薄膜电阻介质层厚：765T，880T；

第一薄膜电容的第一电极槽：716C；

第一金属层：715M；

第一金属层厚：715MT；

栅极头部槽：715C；

栅极根部槽：720C；

第一栅极根部金属层：720M；

第一栅极根部金属层厚：720MT。  

具体实施方式

下面结合附图及实施例对本发明的具体实施方式进一步加以描述：

1.具有平整栅极的薄膜晶体管

根据本发明，如图4所示，一个用在微波集成电路的薄膜晶体管100，有一个基座105，有一基座厚度105T，一个第一栅极110，有一个第一栅极厚度110T，一个第一栅极长110L和一个第一介质层115，有第一介质层厚115T，一个第一半导体通道层120，有第一半导体通道层厚120T，完全覆盖该第一栅极110，一个源极层125S，一个漏极层125D，该源极层及漏极层厚度为125T，该源极层及漏极层之间的距离为125L，有一个第二介质层130作为保护和钝化之用，并有第二介质层厚130T。

根据本发明，第一半导体通道层120的材料选自具有高电子迁移率并有高击穿电场的半导体并选一小的第一栅极长110L。选用的第一半导体通道层120的材料具有高电子迁移率并有小的第一栅极长使得该薄膜晶体管能在高频率操作，高的击穿电场容许该薄膜晶体管能操作在高电压及高功率。第一半导体通道层120，有第一半导体通道层厚120T在5到200纳米之间以达到有效调制该第一半导体通道层120的电荷。第一栅极长110L在100到2000纳米之间。第一介质层115的第一介质层厚115T则选在20到200纳米之间。该基座105则选自氧化铝，二氧化硅和塑料。

在基座105的背面需要沉积一个背面金属层160，有背面金属层厚160T，作为接地和芯片的粘附，并形成传送线之用。薄膜晶体管常采用两个第一栅极的结构以减小漏电流。为了简化描述，本说明中的薄膜晶体管只给出一个第一栅极。因此本发明并不只限于仅具单一个第一栅极的薄膜晶体管及电路。一个具有两个第一栅极的薄膜晶体管及电路也适用于本发明。

半导体的击穿电场主要由能隙和能量松弛时间决定。当电子的动能小于能隙时，因碰撞而生的游离率小而可忽视。对两个有不同能隙的半导体，能隙大的其击穿电场要比能隙小的要高。在能隙大的半导体上制作的器件和晶体管会有大的击穿电场，因而能在高的电压和高的功率下操作。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管100，该薄膜晶体管100使用具有击穿电场大于0.3 MV/cm的半导体来制造。适当选取该半导体材料时，其击穿电场会比0.4 MV/cm大好几倍。这些半导体材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

在两个具有不同电子迁移率的半导体上制作薄膜晶体管并要达成一样的一电流增益截止频率时，在低电子迁移率的半导体上制作的薄膜晶体管需要有极小的通道长度。虽然在单晶硅中的电子迁移率可高达1200cm²/V-sec，但在感应的倒反转层中，电子迁移率相当下降。因此，栅极长度必需适当减小以得到能在高频率的器件和电路。

但当第一栅极长110L缩短到500纳米以下时，该第一栅极110的截面积变小，而其所伴有的沿垂直第一栅极长110L方向的串联电阻变大。当伴随着第一栅极110的串联电阻变大后，在器件操作过程中第一栅极110和源极层125S之间以及对第一栅极和漏极层125D之间的电容充电或放电所需的时间变长。当对电容充电或放电所需的时间超过操作频率的倒数时，第一栅极110无法在该第一半导体通道层120感应充分的电荷，使得在输出端的电压或电流降低，其增益也随之下降。

2.具有T-形栅极的薄膜晶体管

根据本发明，如图5所示，一个用在微波毫米波集成电路的薄膜晶体管200，有一个基座205，有一基座厚度205T，一个第一栅极头部210，有一个第一栅极头部厚度210T，一个第一栅极头部长210L和一个第一介质层215有第一介质层厚215T，一个第一栅极根部220，一个第一栅极根部长220L，有一个第一栅极根部厚度220T，该第一栅极头部210和第一栅极根部220接触，并嵌在该第一介质层215中。另还有一个第二介质层225，有第二介质层厚225T，一个第一半导体通道层230，有第一半导体通道层厚230T，第一半导体通道层230完全覆盖该第一栅极根部220，一个源极层235S，一个漏极层235D，源极层及漏极层厚度为235T，源极层及漏极层之间的距离为235L，有一第三介质层240，有第三介质层厚240T，作为保护和钝化之用。在基座205的背面沉积一个背面金属层245，有背面金属层厚245T，作为接地和芯片的粘附及形成传送线之用。薄膜晶体管常采用两个第一栅极的结构以减小漏电流。为了简化描述，本说明中的薄膜晶体管只给出一个第一栅极。然而，本专利并不只限于单一个第一栅极的薄膜晶体管及电路。一个具有两个第一栅极的薄膜晶体管及电路也适用于本发明。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管200，该薄膜晶体管200使用具有击穿电场比硅和砷化镓（0.3和0.4 MV/cm）要大的半导体来制造。适当选取该半导体材料时，使得其击穿电场会比0.4 MV/cm大好几倍。并使该第一栅极根部长220L够小。小的第一栅极根部长220L及高的电子迁移率使该薄膜晶体管200能够在高的频率下操作，并达到高的电压和高的功率。

这些半导体材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。

第一半导体通道层230T在5到200纳米之间以达到有效调制该第一半导体通道层230。第一栅极根部长220L在100到2000纳米之间。而第二介质层厚225T则选在20到200纳米之间。该基座205则选自氧化铝，氮化铝，二氧化硅和塑料。为了便于描述，本说明薄膜晶体管只给出一个第一栅极。但本发明并不只限于单一个第一栅极的薄膜晶体管及电路，一个具有两个或更多个第一栅极的薄膜晶体管及电路也适用于本发明。

3.具有T-形栅极和突出层的薄膜晶体管

根据本发明，上述一个用在微波毫米波集成电路的薄膜晶体管200和接近的漏极层235D右边缘可能有大的漏电并减小击穿电压。为了防止这些，本发明提供一个含有突出层的薄膜晶体管250（图6）以用在高功率微波集成电路中的薄膜晶体管，有一个基座255，有一基座厚度255T，一个第一栅极头部257，有一个第一栅极头部厚度257T，一个第一栅极头部长257L，和一个第一介质层260，有第一介质层厚260T，第一栅极根部262，一个第一栅极根部长262L，有一个第一栅极根部厚度262T，该第一栅极头部257和第一栅极根部262接触，并嵌在该第一介质层260中。该薄膜晶体管250另还有一个第二介质层265，有第二介质层厚265T，一个第一半导体通道层267，有第一半导体通道层厚267T，第一半导体通道层267完全覆盖该第一栅极根部262，一个漏极突出层270D，一个源极突出层270S，有一突出层厚270T，该漏极突出层270D和该源极突出层270S之间有一突出层间隙270L。该漏极突出层270D和该源极突出层270S临近第一栅极根部262，有一漏极层272D，一源极层272S及一漏极层及源极层厚度272T，有漏极层及源极层之间距离272L，一个第三介质层275，有第三介质层厚275T，在基座255背面沉积一层背面金属层285，背面金属层厚285T，以作为接地和形成传送线并降低噪音。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管250，该薄膜晶体管250使用具有大击穿电场来做第一半导体通道层267的材料制造。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大好几倍。并使该第一栅极根部长262L够小。小的第一栅极根部长262L及高的电子迁移率使该薄膜晶体管250能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层267材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。

漏极突出层270D和源极突出层270S的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。控制漏极突出层270D和源极突出层270S的材料的掺杂及导电率，以降低漏电流并增加漏极和和源极之间可以承受的电压。

第一半导体通道层厚267T选在5到200纳米之间以达到有效调制该第一半导体通道层267。第一栅极根部长262L在100到2000纳米之间。第而二介质层265的第二介质层厚265T则选在20到200纳米之间。该基座255选自氧化铝，氮化铝，二氧化硅和塑料。为了便于描述，本说明薄膜晶体管250只给出一个第一栅极头部257和一个第一栅极根部262。但本发明并不只限于单一个第一栅极的薄膜晶体管及电路。一个具有两个或更多个第一栅极的薄膜晶体管及电路也适用于本发明。

4.有平整通道层的薄膜晶体管

在图5和图6中给出的薄膜晶体管(200，250)，由于第一栅极头部(210，257)使得薄膜晶体管的截面有突出区。由于这些突出区，沉积的第一半导体通道层(230，267)并不平顺。不平整的通道层会影响微波的传送并使得制造第一栅极根部时较为不容易成功，从而影响到薄膜晶体管在微波集成电路中的操作。

因此根据本发明，一个用在微波毫米波集成电路的具有平面通道区的薄膜晶体管200和接近的漏极层（235D）右边缘可能有较大的漏电并引到较小的击穿电压。为了防止这些，本发明提供一个含有突出层的薄膜晶体管300（图7），有一个基座305，有一基座厚度305T，一个第一介质层315，有第一介质层厚315T，一个第一栅极头部310，有一个第一栅极头部厚度310T，一个第一栅极头部长310L和第一栅极根部320，有一个第一栅极根部厚度320T，一个第一栅极根部长320L，该第一栅极头部310嵌在基座305中而该第一栅极根部320则嵌在该第一介质层315中。该第一栅极头部310直接接触第一栅极根部320形成一个嵌在该基座305和第一介质层315中的倒反T-形或Г-形栅极。该薄膜晶体管300另含有一个第二介质层325有第二介质层厚325T，一个第一半导体通道层330，有第一半导体通道层厚330T，有一漏极层340D，一源极层340S及一源极层及漏极层厚340T，源极层及漏极层之间的距离340L，一个第三介质层345，有第三介质层厚345T，在基座305背面沉积一层背面金属层355，有一背面金属层厚355T，以作为接地和形成传送线并降低噪音。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管300，该薄膜晶体管300使用具有有大击穿电场来做第一半导体通道层330的材料。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大。并使该第一栅极根部长320L够小。小的第一栅极根部长320L及高的电子迁移率使该薄膜晶体管300 能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层330的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。

第一半导体通道层厚330T在5到 200纳米之间，以达到有效调制该第一半导体通道层330中的电荷。第一栅极根部长320L在100到2000纳米之间。第而二介质层325的第二介质层厚325T则选在20到200纳米之间。该基座305则选自氧化铝，氮化铝，二氧化硅和塑料。

该薄膜晶体管300中的倒反T-形栅极或Г-形栅极嵌在该基座305和第一介质层315中，其制作可由下述主步骤达成，先在该基座305中进行第一蚀刻以形成一第一栅极头部槽，同时形成漏极头部槽和源极头部槽，沉积一个第一金属层，进行化学和机械研磨(chemical and mechanical polishing)，以形成倒反T-形栅极或Г-形栅极嵌在该基座305中的该第一栅极头部310，及形成漏极头部和源极头部，沉积该第一介质层315到第一介质层厚315T，进行第二局部蚀刻以蚀刻该第一介质层315的一部以形成该栅极根部槽，同时形成漏极头部槽和源极头部槽，沉积第二金属层，并进行第二个化学和机械研磨，以形成该倒反T-形或Г-形栅的根部，同时形成漏极根部和源极根部。此时可继续后续的薄膜晶体管的制造步骤，包括沉积通道层，形成整流接触，欧姆接触，蚀刻通道层，包括一保护层，蚀刻保护层，沉积一层背面金属层等。

为了简化描述 ，本说明薄膜晶体管300只给出一个第一栅极310。但本专利并不只限于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

5.有平整通道层并有突出层的薄膜晶体管

在图7中所给出的用在微波毫米波集成电路的薄膜晶体管300虽然有了平整的平面通道区，但有时其通道串联电阻还可能过高。为了减小漏极源极之间的串联电阻，而不增加栅极和源极及栅极和漏极的漏电流，本专利提供一个用在微波毫米波集成电路的含有平整通道层和突出层的薄膜晶体管400（图8），有一个基座405，有一基座厚度405T，一个第一介质层415，有第一介质层厚415T，一个第一栅极头部410，有一个第一栅极头部厚度410T，一个第一栅极头部长410L和第一栅极根部420，有一个第一栅极根部厚度420T，一个第一栅极根部长420L，该第一栅极头部410嵌在该基座405中，该第一栅极根部420则嵌在该第一介质层415中。该第一栅极根部410直接接触第一栅极根部420，形成一个嵌在该基座405和第一介质层415中的倒反T-形或Г-形栅极。该薄膜晶体管400另含有一个第二介质层425，有第二介质层厚425T，一个第一半导体通道层430，有第一半导体通道层厚430T，有一漏极突出层435D，一源极突出层435S，有一突出层厚435T，该漏极突出层435D和该源极突出层435S之间有一突出层间隙435L。该漏极突出层435D和源极突出层435S临近该第一栅极根部420，有一漏极层440D，一源极层440S及一源极层及漏极层厚度440T，源极层及漏极层之间距离440L，一个第三介质层445，有第三介质层厚445T，在基座405背面沉积一层背面金属层465，背面金属层厚465T，以作为接地和形成传送线并降低噪音。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管400，该薄膜晶体管400使用具有大击穿电场来做第一半导体通道层430的材料。适当选取该半导体材料时，使得其击穿电场会比0.4 MV/cm大好几倍。并使该第一栅极根部长420L够小。小的第一栅极根部长420L及高的电子迁移率使该薄膜晶体管400能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层430的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

漏极突出层435D和源极突出层435S的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。控制漏极突出层435D和源极突出层435S的材料的掺杂及导电率，以降低漏电流并增加漏极和和源极之间可以承受的电压。

第一半导体通道层厚430T在5到200纳米之间，以达到有效调制该第一半导体通道层430。第一栅极根部长420L在100到2000纳米之间。第二介质层425的第二介质层厚425T则选在20到200纳米之间。该基座405则选自氧化铝，二氧化硅和塑料。

该薄膜晶体管400中的倒反T-形或Г-形栅极嵌在该基座405和第一介质层415中，其制作可由下述主步骤达成，先在该基座405中进行第一蚀刻以形成一第一栅极头部槽，同时形成漏极头部槽和源极头部槽，沉积第一金属层，进行化学和机械研磨(chemical and mechanical polishing)，以形成倒反T-形栅极或Г-形栅极嵌在该基座405中的该第一栅极头部410，及形成漏极头部和源极头部，沉积该第一介质层415到第一介质层厚415T，进行第二蚀刻以蚀刻该第一介质层415的一部以形成该栅极根部槽，同时形成漏极头部槽和源极头部槽，沉积第二金属层，并进行第二个化学和机械研磨，以形成该倒反T-形或Г-形栅的根部，形成漏极根部和源极根部。此时可继续后续的薄膜晶体管的制造步骤，包括沉积漏极和源极突出层，局部蚀刻漏极和源极突出层，沉积该通层，蚀刻通道层，包括一保护层，蚀刻保护层，得到整流接触和欧姆接触，及沉积一层背面金属层等。

为了简化描述，本说明薄膜晶体管400只给出一个第一栅极410。但本专利并不只限于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

6.有平整通道层及倒反T-形栅极的薄膜晶体管

图7和图8中所给出的一个用在微波毫米波集成电路的具有平面通道区的薄膜晶体管（300，400），其栅极头部（310，410）嵌在该基座(305，405)中，为了提升功能和便于制造，根据本专利，一个用在微波毫米波集成电路的含有平整通道层和突出层的薄膜晶体管500（图9），有一个基座505，有一基座厚度505T，一个第一介质层507，有第一介质层厚507T，一个第二介质层515，有第二介质层厚515T，一个第一栅极头部510，有一个第一栅极头部厚度510T，一个第一栅极头部长510L和第一栅极根部520，有一个第一栅极根部厚度520T，一个第一栅极根部长520L，该第一栅极头部510嵌在该第一介质层507中，该第一栅极根部520则嵌在该第二介质层515中。该第一栅极根部520直接接触第一栅极头部510，形成一个嵌在该第一介质层507并嵌在该第二介质层515中的倒反T-形或Г-形栅极。该薄膜晶体管500另含有一个第三介质层525，有第三介质层厚525T，一个第一半导体通道层530，有第一半导体通道层厚530T，该第一半导体通道层530完全覆盖该第一栅极的根部520，有一漏极层540D，一源极层540S及一源极层及漏极层厚度540T，一源极层及漏极层之间的距离540L，有一个第四介质层545，有第四介质层厚545T以作为保护和钝化通道层表面。在基座505背面沉积一层背面金属层555，其背面金属层厚555T，以作为熔焊芯片到载具上时的接地，形成传送线并降低噪音。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管500，该薄膜晶体管500使用具有大击穿电场的材料来制造第一半导体通道层530。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大。并使该第一栅极根部长520L充分够小，小于100纳米或50纳米。小的第一栅极根部长520L及高的电子迁移率使该薄膜晶体管500能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层530的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

第一半导体通道层厚530T在5到200纳米之间，以达到有效调制该第一半导体通道层530。第一栅极根部长520L在50到2000纳米之间。第而二介质层515的第二介质层厚515T则选在20到200纳米之间。该基座505则选自氧化铝，二氧化硅和塑料。为了便于描述，本说明薄膜晶体管500只给出一个第一栅极。但本发明并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

该第二介质层515的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝及其熔合物。所述第一介质层507，第三介质层525及第四介质层545的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝及其熔合物。

该薄膜晶体管500在该基座505中作的倒反T-形或Г-形栅极被嵌在第一介质层507和第二介质层515中。其制作可由下述主步骤达成，先在该基座505上沉积一个第一介质层507，进行第一蚀刻以形成一第一栅极头部槽，同时形成漏极头部槽和源极头部槽，沉积一个第一金属层，进行化学和机械研磨(chemical and mechanical polishing)，以形成倒反T-形或倒反Г-形栅极嵌在该第一介质层中的该第一栅极头部510，及形成漏极头部和源极头部，沉积第二介质层515到第二介质层厚515T，进行第二蚀刻以蚀刻该第二介质层515的一部以形成该栅极根部槽，同时形成漏极头部槽和源极根部槽，沉积第二金属层，并进行第二个化学和机械研磨，以形成该倒反T-形或倒反Г-形栅极的根部，形成漏极根部和源极根部。此时可继续后续的薄膜晶体管的制造步骤，包括沉积漏极和源极突出层，局部蚀刻漏极和源极突出层，沉积该通层，蚀刻通道层，包括一保护层，蚀刻保护层，沉积一层背面金属层等。

7.有平整通道层及倒反T-形栅极并有突出层的薄膜晶体管

图9中所给出的一个用在微波毫米波集成电路并具有平面通道区的薄膜晶体管500，其栅极和其通道之间可能有大的漏电流。为了减小漏电流并增加其间的击穿电压，如图10所示，根据本发明，一个用在微波毫米波集成电路的含有平整通道层和突出层的薄膜晶体管600，有一个基座605，有一基座厚度605T，一个第一介质层607，有第一介质层厚607T，一个第二介质层615，有第二介质层厚615T，一个第一栅极头部610，有一个第一栅极头部厚度610T，第一栅极头部长610L和第一栅极根部620，有一个第一栅极根部厚度620T，一个第一栅极根部长620L，该第一栅极头部610嵌在该第一介质层607中，该第一栅极根部620则嵌在该第二介质层615中。该第一栅极根部620直接接触第一栅极头部610形成一个嵌在该第一介质层607并嵌在该第二介质层615中的倒反T-形或倒反Г-形栅极。该薄膜晶体管600另含有一个第三介质层625，有第三介质层厚625T，一个第一半导体通道层630，有第一半导体通道层厚630T，该第一半导体通道层630完全覆盖该第一栅极根部620，有一漏极突出层635D，一源极突出层635S，以减小漏电并增加击穿电压，有一突出层厚635T，该漏极突出层635D和该源极突出层635S之间有一突出层间隙635L。该漏极突出层635D和源极突出层635S临近该第一栅极根部620，有一漏极层640D，一源极层640S及一源极层及漏极层厚度640T，源极层及漏极层之间的距离640L，有一个第四介质层645，有第四介质层厚645T，以作为保护和钝化通道层表面。在基座605背面沉积一层背面金属层655，背面金属层厚655T，以作为熔焊芯片到载具上时的接地，形成传送线并降低噪音。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管600，该薄膜晶体管600使用具有大击穿电场的材料来制造第一半导体通道层630。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大。并使该第一栅极根部长620L充分够小，小到100纳米或50纳米。小的第一栅极根部长620L及高的电子迁移率使该薄膜晶体管600能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层630材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

第一半导体通道层厚630T在5到200纳米之间，以达到有效调制该第一半导体通道层630。第一栅极根部长620L在50到2000纳米之间。第而二介质层615的第二介质层厚615T则选在20到200纳米之间。该基座605则选自氧化铝，二氧化硅和塑料。

该第二介质层615的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝及其熔合物。所述第一介质层607，第三介质层625及第四介质层645的材料选自下述材料组：氧化硅，氮化硅，氮氧化硅，氧化铝，氮化铝及其熔合物。

源极突出层635S和漏极突出层635D，其材料选自下列材料组：金属氧化物，金属氮化物，金属氮氧化物，其中所述的金属则选自下述材料组：铟，锌，锡，镓及其熔合物，并控制其导电系数以减小该源极及漏极之间的电阻。

该薄膜晶体管600在该基座605中作的倒反T-形或Г-形栅极被嵌在第一介质层607和第二介质层615中。其制作可由下述主步骤达成，先在该基座605上沉积一个第一介质层607，进行第一蚀刻以形成一第一栅极头部槽，同时形成漏极头部槽和源极头部槽，沉积一个第一金属层，进行化学和机械研磨(chemical and mechanical polishing)，以形成倒反T-形或倒反Г-形栅极嵌在该第一介质层607中的该第一栅极头部610，及形成漏极头部和源极头部，沉积第二介质层615到第二介质层厚615T，进行第二蚀刻以蚀刻该第二介质层615的一部以形成该栅极根部槽，同时形成漏极头部槽和源极根部槽，沉积第二金属层，并进行第二个化学和机械研磨，以形成该倒反T-形或倒反Г-形栅的根部，形成漏极根部和源极根部。此时可继续后续的薄膜晶体管的制造步骤，包括沉积漏极和源极突出层，局部蚀刻漏极和源极突出层，沉积该通层，蚀刻通道层，包括一保护层，蚀刻保护层，沉积一层背面金属层等。

为了便于描述 ，本说明中的薄膜晶体管只给出一个第一栅极。但本专利并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

8.一有平整通道层及倒反T-形栅极的薄膜晶体管的微波集成电路

为了便于描述，将利用一简化的微波集成电路（MMIC）700来进行说明。为了让一个微波集成电路操作，所需要的元件比下述的简化例子要多。一般在形成微波集成电路时，会需要几个晶体管，几个电阻器，几个电容器，几个电感器结合传送线或二极管来达成。因此，下述的简化的微波集成电路只是用来描述及说明本发明的特点。

如图11中所示，根据本发明，一个用在微波毫米波的集成电路700包含至少一个薄膜晶体管700TR，有一平面的第一半导体通道层730，至少一个第一薄膜电容器700C，至少一个第一薄膜电阻700R。该微波毫米波集成电路700含有至少一个薄膜晶体管700TR，其栅极和其通道之间可能有大的漏电流，为了减小漏电流并增加其间的击穿电压，如图11所示，根据本发明，一个用在微波毫米波集成电路并含有平整通道层和突出层的薄膜晶体管700TR，有一个基座705，有一基座厚度705T，一个第一介质层710，有第一介质层厚710T，第一栅极头部715，有一个第一栅极头部厚度715T，一个第一栅极头部长715L，一个第二介质层718，有第二介质层厚718T，和第一栅极根部720，有一个第一栅极根部厚度720T，一个第一栅极根部长720L，形成一个第一栅极，该第一栅极头部715嵌在该第一介质层710中，该第一栅极根部720则嵌在该第二介质层718中。该第一栅极根部720直接接触第一栅极头部715形成一个嵌在该第一介质层710并嵌在该第二介质层718中的倒反T-形或倒反Г-形栅极。该微波毫米波集成电路700另含有一个第三介质层725，有第三介质层厚725T，一个第一半导体通道层730，有第一半导体通道层厚730T，该第一半导体通道层730完全覆盖该第一栅极根部720,有一漏极突出层735D，一源极突出层735S，有一突出层厚735T，该漏极突出层735D和该源极突出层735S之间有一突出层间隙735L。该漏极突出层735D和源极突出层735S临近该第一栅极根部720，有一漏极层740D，一源极层740S及一源极层及漏极层厚度740T，有源极层及漏极层之间的距离740L，有一个第四介质层745，有第四介质层厚745T以作为保护和钝化通道层表面之用。在基座705背面沉积一层背面金属层770，达到背面金属层厚770T，以作为熔焊芯片到载具上时的接地，形成传送线并降低噪音。

该微波集成电路700有一个形成第一薄膜电容器700C的第一电极716，有第一薄膜电容器第一电极长716L，有第一薄膜电容器第一电极厚716T，有一部分与第一薄膜电容器第一电极716重叠的第一薄膜电容器第二电极717，该第一薄膜电容器700C的电容值由重叠面积，第二介质层厚718T及介质材料介电常数来决定。

该微波集成电路700还有一个形成第一薄膜电阻700R的第一薄膜电阻层750，第一薄膜电阻层厚度750T，第一薄膜电阻的第一接触760A，第一薄膜电阻的第二接触760B，有第一薄膜电阻接触层厚760T，第一薄膜电阻的第一接触760A和第二接触760B之间的距离决定第一薄膜电阻层长750L，第一薄膜电阻层750的片电阻(sheet resistance)由控制第一薄膜电阻层750材料的电阻系数和其厚度来调节。最后，还有一个第一薄膜电阻介质层765，第一薄膜电阻介质层厚765T，用来保护第一薄膜电阻700R。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管700TR，该薄膜晶体管700TR使用具有大击穿电场的材料来制造第一半导体通道层730。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大好几倍。并使该第一栅极根部长720L充分够小，小到100纳米或50纳米。小的通道第一栅极根部长720L及高的电子迁移率使该薄膜晶体管700 TR能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层730材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

第一半导体通道层厚730T在5到200纳米之间，以达到有效调制该第一半导体通道层730。第一栅极根部长720L在50到2000纳米之间。第而二介质层718的第二介质层厚718T则选在20到200纳米之间。该基座705则选自氧化铝，二氧化硅和塑料。为了简化描述，本说明薄膜晶体管700TR只给出一个第一栅极。但本发明并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

该第一介质层710，第二介质层718，第三介质层725，第四介质层745及第一薄膜电阻介质层765材料可选自：氮化硅，氧化硅，氮氧化硅, 氧化铝，氮化铝，氧化铪，氧化镁或它们的熔合物。

根据本发明，一用在高功率微波集成电路700中的薄膜晶体管700TR，该薄膜晶体管700TR使用具有大击穿电场来做第一半导体通道层730的材料。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大。并使该第一栅极根部长720L够小。小的第一栅极根部长720L及高的电子迁移率使该薄膜晶体管700TR能够在高的频率下操作，并达到高的电压和高的功率。

漏极突出层735D和源极突出层735S的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。控制漏极突出层735D和源极突出层735S的材料的掺杂及导电率，以降低漏电流并增加漏极和和源极之间可以承受的电压。

为了便于描述，本说明薄膜晶体管700TR只给出一个第一栅极。但本专利并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

9.一有平整通道层及直立T-形栅极的薄膜晶体管的微波集成电路

一个含有至少一个薄膜晶体管800TR，至少一个第一薄膜电容器800C，至少一个第一薄膜电阻800R的微波毫米波集成电路800，如图12所示，其中该薄膜晶体管800TR有一平面的第一半导体通道层815，该薄膜晶体管800TR在该基座805中作的直立T-形或直立Г-形栅极不被嵌在该基座槽中。

如图12中所示，根据本专利，一个用在微波毫米波的集成电路800，包含至少一个薄膜晶体管800TR，有一平面的第一半导体通道层815，至少一个第一薄膜电容器800C，至少一个第一薄膜电阻800R，至少一个电感器(未示出)。该用在微波毫米波的集成电路800含有一基座805，有一基座厚805T，一个第一介质层810，有第一介质层厚810T并形成该基座805的钝化层，一个第一半导体通道层815，有第一半导体通道层厚815T，有一漏极突出层820D，一源极突出层820S，有一突出层厚820T，该漏极突出层820D和该源极突出层820S之间有一突出层间隙820L。有一漏极层825D，一源极层825S及一源极层及漏极层厚度825T，源极层及漏极层之间的距离825L，一个第二介质层830，有第二介质层厚830T，和第一栅极根部835，有一个第一栅极根部厚度835T，一个第一栅极根部长835L，形成一个第一栅极，该第一栅极头部840，有第一栅极头部厚度840T，第一栅极头部长840L。第一栅极根部835直接接触第一栅极头部840，形成一个在该微波毫米波集成电路800中薄膜晶体管800TR的直立T-形或直立Г-形栅极。

该微波集成电路800至少有一个形成第一薄膜电容器800C的第一薄膜电容器第一电极845，有一第一薄膜电容器第一电极长845L，有一第一薄膜电容器第一电极厚845T（与825T同），有电容器介质层850，有电容器介质层厚850T，有一部分与第一薄膜电容器第一电极845重叠的第一薄膜电容器第二电极855，有第一薄膜电容器第二电极厚855T，该第一薄膜电容器800C的电容值由重叠面积，电容器介质层厚850T及介质材料介电常数来决定。

该微波集成电路800还有一个第一薄膜电阻800R的第一薄膜电阻层860，第一薄膜电阻层厚度860T，一个第一薄膜电阻第一接触870A，第一薄膜电阻第二接触870B，有第一薄膜电阻接触层厚度870T，第一薄膜电阻第一接触870A和第一薄膜电阻第二接触870B之间的距离决定第一薄膜电阻层长860L，第一薄膜电阻层860的片电阻(sheet resistance)由控制第一薄膜电阻层860材料的电阻系数和其厚度来调节。最后，还有一个第一薄膜电阻介质层880，第一薄膜电阻介质层厚880T，用来保护第一薄膜电阻800R。在基座805背面沉积一层背面金属层885，有背面金属层厚885T，以作为熔焊芯片到载具上时的接地，形成传送线并降低噪音。图12中的第一薄膜电容器第一电极845和漏极层825D连到一起，因而可在同一制造步骤中完成。

根据本发明，一用在高功率微波集成电路800中的薄膜晶体管800TR，该薄膜晶体管800TR使用具有大击穿电场的材料来制造第一半导体通道层815。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大。并使该第一栅极根部长835L充分够小，小到100纳米或50纳米。小的通道第一栅极根部长835L及高的电子迁移率使含有该薄膜晶体管800TR的微波集成电路800能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层815的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

第一半导体通道层厚815T在5到200纳米之间，以达到有效调制该第一半导体通道层815。第一栅极根部长835L在50到2000纳米之间。第而二介质层830的第二介质层厚830T则选在20到200纳米之间。该基座805则选自氧化铝，二氧化硅和塑料。

该第一介质层810，第二介质层830，电容器介质层850，及第一薄膜电阻介质层880材料可选自：氮化硅，氧化硅，氮氧化硅，氧化铪，氧化镁或它们的熔合物。

漏极突出层820D和源极突出层820S的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积 和分子束沉积。控制漏极突出层820D和源极突出层820S的材料的掺杂及导电率，以降低漏电流并增加漏极和和源极之间可以承受的电压。

为了便于描述，在说明微波集成电路800的薄膜晶体管800TR时，只给出一个第一栅极。但本发明并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。

10.制造一有倒反T-形栅极的薄膜晶体管的微波集成电路的步骤

以下给出制造形成用在微波集成电路中的薄膜晶体管，及无源器件，为了方便描述，将利用在图11中给出的一简化只具有一个薄膜晶体管，一个薄膜电阻器，一个薄膜电容器的简化微波集成电路（MMIC）700来进行说明。

如图13中所示，根据本发明，一个制造高电子迁移率及有较高击穿电压薄膜晶体管微波集成电路的方法含有以下述主要步骤：选择基座705材料并决定选择基座厚度705T，沉积一个第一介质层710到第一介质层厚710T（图13A)，局部蚀刻该第一介质层710以形成一栅极头部槽715C，有一栅极头部长715L(图13B)，第一薄膜电容器的第一电极槽716C，有第一薄膜电容器第一电极长716L，沉积第一金属层715M（图13C)，有第一金属层厚715MT，比第一介质层厚710T要大，进行第一化学机械研磨（CMP），去除多余金属而作成第一栅极头部715（图13D)，有第一栅极头部厚715T，有第一栅极头部长715L，该第一栅极头部715，被嵌在第一介质层710中。该第一化学机械研磨也形成第一薄膜电容器的第一电极716，有第一薄膜电容器的第一电极长716L，第一薄膜电容器的第一电极厚716T，该第一薄膜电容器的第一电极厚716T约等于第一栅极头部厚715T及第一介质层厚710T。

此制造高电子迁移率及有较高击穿电压薄膜晶体管微波集成电路的方法还含有以下步骤：

沉积一个第二介质层718（图13E)到第二介质层厚718T，局部蚀刻该第二介质层718以形成一栅极根部槽720C（图13F)，有一栅极根部长720L，沉积第一栅极根部金属层720M（图13G)，有第一栅极根部金属层厚720MT，该第一栅极根部金属层厚720MT大于第一介质层厚718T，进行第二化学机械研磨去除多余金属而作成金属的第一栅极根部720(图13H)，有第一栅极根部厚720T，有第一栅极根部长720L，该第一栅极根部720被嵌在第二介质层718中并与第一栅极头部715直接接触。该第一栅极根部厚720T约与第二介质层厚718T相等。

此制造高电子迁移率及有较高击穿电压薄膜晶体管微波集成电路的方法还含有以下步骤：

沉积一个第三介质层725（图13I)到第三介质层厚725T，沉积并局部蚀刻一个第一薄膜电阻层750（图13J)，有第一薄膜电阻层厚750T，沉积并局部蚀刻一个第一半导体通道层730（图13K)，有第一半导体通道层厚730T，沉积并局部蚀刻漏极突出层735D和源极突出层735S，有突出层厚735T，该漏极突出层735D和该源极突出层735S之间有一突出层间隙735L。该漏极突出层735D和源极突出层735S接近该第一栅极根部720，沉积并局部蚀刻漏极层740D（图13L）和源极层740S，有源极层和漏极层厚度740T及源极层和漏极层之间距离740L和一第一薄膜电容器第二电极717，第二薄膜电容器第二电极厚约等于源极厚740T。该第一薄膜电容器第二电极717与该第一薄膜电容器第一电极716部分重叠，沉积并局部蚀刻第一薄膜电阻的第一接触760A，第一薄膜电阻的第二接触760B到第一薄膜电阻接触层厚760T。沉积并局部蚀刻一个第四介质层745（图13M)，有第四介质层厚745T，以保护覆盖含薄膜晶体管的微波集成电路，沉积并局部蚀刻第一薄膜电阻介质层765到第一薄膜电阻介质层厚765T以保护覆盖第一薄膜电阻700R，最后沉积一层背面金属770（图13N）到晶圆基底705的背面，到背面金属厚770T以完成主要制造步骤。

第一薄膜电阻的第一接触760A和第一薄膜电阻的第二接触760B的沉积和局部蚀刻可以跟源极层740S，漏极层740D及第一薄膜电容器第二电极717一起在同步骤中进行。因此，第一薄膜电阻接触层厚760T等于源极和漏极厚740T。同时，第一薄膜电阻介质层765与第四介质层745也可以一起沉积，所以有第四介质层厚745T等于第一薄膜电阻介质层厚765T。虽然上述的步骤描述有前后次序，但有些步骤是可以交换的。图13 中的第三介质层725也覆盖介于第一薄膜电容器第一电极716和第一薄膜电容器第二电极717中的第二介质层718，第一薄膜电容器700C的电容由调整第一薄膜电容器第一电极716重叠第一薄膜电容器第二电极717的面积，第二介质层厚718T和介电常数，第三介质层厚725T和介电常数来控制。第一薄膜电阻的第一接触760A边缘和第一薄膜电阻的第二接触760B边缘定出第一薄膜电阻层长750L，该第一薄膜电阻层750的片电阻由调整该第一薄膜电阻的厚度和电阻系数来控制。其中该第一薄膜电阻层750的材料选自下列材料组：氧化钽和镍铬合金。

根据本发明，一用在高功率微波集成电路中的薄膜晶体管，该薄膜晶体管使用具有大击穿电场的材料来制造第一半导体通道层815。适当选取该半导体材料时，使得其击穿电场会比0.3 MV/cm大好几倍。并使该第一栅极根部长835L充分够小，小到100纳米或50纳米。小的通道第一栅极根部长835L及高的电子迁移率使含有该薄膜晶体管的微波集成电路800能够在高的频率下操作，并达到高的电压和高的功率。

第一半导体通道层815材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。

第一半导体通道层厚度815T在5到200纳米之间，以达到有效调制该第一半导体通道层815。第一栅极根部长835L在50到2000纳米之间。第而二介质层830的第二介质层厚830T则选在20到200纳米之间。该基座805的材料则选自氧化铝，二氧化硅和塑料。

该第一介质层810，第二介质层830，第一薄膜电容器介质层850，及第一薄膜电阻介质层880材料可选自：氮化硅，氧化硅，氮氧化硅, 氧化铝，氮化铝，氧化铪，氧化镁或它们的熔合物。

漏极突出层820D和源极突出层820S的材料取自下列材料组：金属氧化物，金属氮化物，金属氮氧化合物，其中金属则选自金属材料组：铟，锌，镓，锡及其熔合物或合金。沉积金属氧化物，金属氮化物，金属氮氧化合物的方法可选自：溅射，反应式溅射，离子溅射，有机金属化学沉积和分子束沉积。控制漏极突出层820D和源极突出层820S的材料的掺杂及导电率，以降低漏电流并增加漏极和和源极之间可以承受的电压。

为了便于描述，在说明此微波集成电路的薄膜晶体管(800TR)时，只给出一个第一栅极。但本发明并不只限用于单一个第一栅极的薄膜晶体管及电路。一个具有两个或几个第一栅极的薄膜晶体管及电路也适用于本发明。